JPH11269642A - 薄膜の形成方法および装置 - Google Patents
薄膜の形成方法および装置Info
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- JPH11269642A JPH11269642A JP7464798A JP7464798A JPH11269642A JP H11269642 A JPH11269642 A JP H11269642A JP 7464798 A JP7464798 A JP 7464798A JP 7464798 A JP7464798 A JP 7464798A JP H11269642 A JPH11269642 A JP H11269642A
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Abstract
(57)【要約】
【課題】 ターゲットクリーニングを目的としたプリス
パッタの効率を、異常放電を回避しつつ上げ、装置立上
げ所要時間およびダウンタイムを短縮することにより、
稼働率および生産性の向上を図ることのできるＤＣスパ
ッタ装置およびそのプロセスを提供する。 【解決手段】 本発明のスパッタ薄膜の形成方法は、ス
パッタリングを行う真空室内のターゲットに対してＤＣ
電力を供給するＤＣ電源の出力部に、前記ＤＣ電源と同
極性のパルスを重畳せしめるパルス発生回路を接続し、
前記同極性のパルスを印加することによりプリスパッタ
効率を向上させたのちスパッタリングして薄膜を形成す
るスパッタ薄膜の形成方法である。また、この形成方法
に基づくスパッタ薄膜の形成装置を提供する。
パッタの効率を、異常放電を回避しつつ上げ、装置立上
げ所要時間およびダウンタイムを短縮することにより、
稼働率および生産性の向上を図ることのできるＤＣスパ
ッタ装置およびそのプロセスを提供する。 【解決手段】 本発明のスパッタ薄膜の形成方法は、ス
パッタリングを行う真空室内のターゲットに対してＤＣ
電力を供給するＤＣ電源の出力部に、前記ＤＣ電源と同
極性のパルスを重畳せしめるパルス発生回路を接続し、
前記同極性のパルスを印加することによりプリスパッタ
効率を向上させたのちスパッタリングして薄膜を形成す
るスパッタ薄膜の形成方法である。また、この形成方法
に基づくスパッタ薄膜の形成装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置、半
導体およびその他の電子デバイスの製造に用いるＤＣス
パッタ装置などにおける薄膜の形成および加工技術、な
らびにスパッタターゲットへのＤＣ電力および電圧の印
加方法に関する。
導体およびその他の電子デバイスの製造に用いるＤＣス
パッタ装置などにおける薄膜の形成および加工技術、な
らびにスパッタターゲットへのＤＣ電力および電圧の印
加方法に関する。
【０００２】
【従来の技術】液晶表示装置、半導体およびその他の電
子デバイスの製造装置の中で、ＤＣスパッタ装置は、タ
ーゲットに負の高電圧を印加するための大出力のＤＣ電
源が用いられている。高電圧印加状態で連続運転を行う
と、真空室（チャンバー）内のスパッタターゲット近傍
に電弧が発生するばあいがある。この電弧の発生は、タ
ーゲットの材質や形状により程度は異なるが、スパッタ
ターゲットの異常なスパッタリングを引き起こし、薄膜
を形成する基板に不正規な膜を作るため、デバイスの製
造歩留まりが低下する原因となる。
子デバイスの製造装置の中で、ＤＣスパッタ装置は、タ
ーゲットに負の高電圧を印加するための大出力のＤＣ電
源が用いられている。高電圧印加状態で連続運転を行う
と、真空室（チャンバー）内のスパッタターゲット近傍
に電弧が発生するばあいがある。この電弧の発生は、タ
ーゲットの材質や形状により程度は異なるが、スパッタ
ターゲットの異常なスパッタリングを引き起こし、薄膜
を形成する基板に不正規な膜を作るため、デバイスの製
造歩留まりが低下する原因となる。
【０００３】とりわけ、メンテナンス、トラブルなどで
チャンバーを大気開放したばあい、あるいは大気開放し
なくても長期にわたりスパッタリングを行わなかったば
あいは、ターゲット表面に変質層が形成されたり、ガス
分子が吸着するため、プラズマを生成させたときに、前
記電弧が発生しやすい状態になりアークなどの異常放電
を引き起こす。たとえば、Ａｌ合金ターゲットのばあい
は、特にターゲット使用初期段階でスプラッシュと呼ば
れるＡｌの巨大塊が基板に飛来し、デバイスにおける配
線パターン不良の原因となることが知られている。
チャンバーを大気開放したばあい、あるいは大気開放し
なくても長期にわたりスパッタリングを行わなかったば
あいは、ターゲット表面に変質層が形成されたり、ガス
分子が吸着するため、プラズマを生成させたときに、前
記電弧が発生しやすい状態になりアークなどの異常放電
を引き起こす。たとえば、Ａｌ合金ターゲットのばあい
は、特にターゲット使用初期段階でスプラッシュと呼ば
れるＡｌの巨大塊が基板に飛来し、デバイスにおける配
線パターン不良の原因となることが知られている。
【０００４】前述した不具合を避けるために、従来は事
前にプリスパッタを行い、ターゲット最表面の変質層や
ガス分子の吸着層をプリスパッタにより削りとり、異常
放電を回避しようとしていた。
前にプリスパッタを行い、ターゲット最表面の変質層や
ガス分子の吸着層をプリスパッタにより削りとり、異常
放電を回避しようとしていた。
【０００５】このプリスパッタの効果は、ターゲットに
印加する電力と時間の積に比例する。印加電力が大き
く、プリスパッタ時間が長い方が効果が大きいのだが、
実際の産業装置では各々以下のような互いに相反する条
件の制約がある。
印加する電力と時間の積に比例する。印加電力が大き
く、プリスパッタ時間が長い方が効果が大きいのだが、
実際の産業装置では各々以下のような互いに相反する条
件の制約がある。
【０００６】前者の印加電力に関しては、高電力・高電
圧を連続的に印加する程、アーキングは発生しやすい。
圧を連続的に印加する程、アーキングは発生しやすい。
【０００７】後者のプリスパッタ時間に関しては、装置
稼働率の点からみて長い方が不利な事は自明である。
稼働率の点からみて長い方が不利な事は自明である。
【０００８】したがって、従来の方法では、異常放電が
発生しないような低電力かつ低電圧で長時間プリスパッ
タを行っていた。または、図６の、従来のプリスパッタ
方法でのターゲットに印加されるＤＣ電圧の時間推移を
示す説明図に示すように印加電力と電圧を経過時間とと
もに段階的に上げていく方法が行われていた。
発生しないような低電力かつ低電圧で長時間プリスパッ
タを行っていた。または、図６の、従来のプリスパッタ
方法でのターゲットに印加されるＤＣ電圧の時間推移を
示す説明図に示すように印加電力と電圧を経過時間とと
もに段階的に上げていく方法が行われていた。
【０００９】また、電弧の発生を抑制するための手段と
しては、特開平９−７１８６３号公報明細書に記載され
るように、ターゲットに印加されるＤＣ電圧と逆極性の
パルスをターゲットに印加し、ターゲットの局所的なチ
ャージアップを防ぎ、異常放電を回避するものがあっ
た。
しては、特開平９−７１８６３号公報明細書に記載され
るように、ターゲットに印加されるＤＣ電圧と逆極性の
パルスをターゲットに印加し、ターゲットの局所的なチ
ャージアップを防ぎ、異常放電を回避するものがあっ
た。
【００１０】
【発明が解決しようとする課題】ＤＣスパッタ装置およ
びそのプロセスにおけるターゲットクリーニングを目的
としたプリスパッタの効果を、異常放電を回避しつつ上
げ、装置立上げ所要時間およびダウンタイムを短縮する
ことにより、稼働率および生産性の向上を図る。
びそのプロセスにおけるターゲットクリーニングを目的
としたプリスパッタの効果を、異常放電を回避しつつ上
げ、装置立上げ所要時間およびダウンタイムを短縮する
ことにより、稼働率および生産性の向上を図る。
【００１１】
【課題を解決するための手段】前述の課題の解決策とし
て、本発明は以下に説明する方法を提供する。
て、本発明は以下に説明する方法を提供する。
【００１２】第一の方法は、プリスパッタ時にターゲッ
トに印加するＤＣ電圧に対して、該電圧と同極性のパル
ス的な高電圧を重畳せしめる方法である。
トに印加するＤＣ電圧に対して、該電圧と同極性のパル
ス的な高電圧を重畳せしめる方法である。
【００１３】通常の産業用スパッタ装置に使われている
ＤＣ電源は、最大出力電圧が８００Ｖ〜１０００Ｖ程度
である。ところが、ターゲットにスパッタガスの正イオ
ンを衝突させる時に放出させる原子および分子の平均の
個数を表わすスパッタリング率には、一般的にはターゲ
ットに印加するＤＣ電圧に対する依存性がある。図７
は、スパッタ率のターゲット印加電圧依存性を表す説明
図である。図７において、横軸はターゲット印加電圧を
示し、縦軸はスパッタ率（ａｔｍ／ｉｏｎ）を示してい
る。スパッタリング率は、一般的には図７に示されるよ
うに、１０〜３０ｋＶ程度で飽和する。したがって、プ
リスパッタ効率を上げるためには、この程度の高電圧を
印加するのが有効である。しかし、前述したように実際
の装置ではそのような高電圧を発生するＤＣ電源を備え
ていない。そこで新たな高電圧電源を必要とせずに、そ
れに近い効果をえるために、通常のＤＣ電源の出力にパ
ルス的に高電圧を発生する回路を追加で設ける。これ
が、本発明の第１の方法である。
ＤＣ電源は、最大出力電圧が８００Ｖ〜１０００Ｖ程度
である。ところが、ターゲットにスパッタガスの正イオ
ンを衝突させる時に放出させる原子および分子の平均の
個数を表わすスパッタリング率には、一般的にはターゲ
ットに印加するＤＣ電圧に対する依存性がある。図７
は、スパッタ率のターゲット印加電圧依存性を表す説明
図である。図７において、横軸はターゲット印加電圧を
示し、縦軸はスパッタ率（ａｔｍ／ｉｏｎ）を示してい
る。スパッタリング率は、一般的には図７に示されるよ
うに、１０〜３０ｋＶ程度で飽和する。したがって、プ
リスパッタ効率を上げるためには、この程度の高電圧を
印加するのが有効である。しかし、前述したように実際
の装置ではそのような高電圧を発生するＤＣ電源を備え
ていない。そこで新たな高電圧電源を必要とせずに、そ
れに近い効果をえるために、通常のＤＣ電源の出力にパ
ルス的に高電圧を発生する回路を追加で設ける。これ
が、本発明の第１の方法である。
【００１４】第２の方法は、図２のＤＣ電圧の時間推移
を記載した説明図に示すように、前記高電圧パルスを前
記ＤＣ電源出力と同極性、逆極性で交互にまたは任意の
インターバルと時間巾で重畳せしめる。同極性の高電圧
パルスは、プリスパッタ効率の向上を目的とし、逆極性
の高電圧パルスは、同極性の高電圧印加によるターゲッ
トの局所的なチャージアップを中和し、アーク放電の回
避を目的としている。
を記載した説明図に示すように、前記高電圧パルスを前
記ＤＣ電源出力と同極性、逆極性で交互にまたは任意の
インターバルと時間巾で重畳せしめる。同極性の高電圧
パルスは、プリスパッタ効率の向上を目的とし、逆極性
の高電圧パルスは、同極性の高電圧印加によるターゲッ
トの局所的なチャージアップを中和し、アーク放電の回
避を目的としている。
【００１５】同極性、逆極性パルスの強度、インターバ
ル、時間巾は各々の目的のために最適化されるべきもの
である。
ル、時間巾は各々の目的のために最適化されるべきもの
である。
【００１６】請求項１、２、３または４にかかる発明
は、ターゲットに継続的に印加される負の電圧に対して
それと同極性の負の高電圧パルスを重畳せしめるもので
ある。高電圧パルスの印加は、スパッタリング効率の向
上を目的とする。
は、ターゲットに継続的に印加される負の電圧に対して
それと同極性の負の高電圧パルスを重畳せしめるもので
ある。高電圧パルスの印加は、スパッタリング効率の向
上を目的とする。
【００１７】請求項２または４にかかる発明は、ターゲ
ットに印加される負の電圧の絶対値を時間とともに段階
的に上昇させつつ、負の高電圧パルスも重畳させるもの
である。このとき、負の高電圧パルスのインターバル、
時間巾、強度も時間とともに段階的に変化させてもよい
し、固定しておいてもよい。
ットに印加される負の電圧の絶対値を時間とともに段階
的に上昇させつつ、負の高電圧パルスも重畳させるもの
である。このとき、負の高電圧パルスのインターバル、
時間巾、強度も時間とともに段階的に変化させてもよい
し、固定しておいてもよい。
【００１８】請求項５、６、７または８にかかる発明
は、ターゲットに継続的に印加される負の電圧に対し
て、同極性の高電圧パルスと、逆極性の高電圧パルスを
重畳せしめるものである。前記同極性のパルスは、スパ
ッタリング効率の向上を、前記逆極性のパルスは異常放
電の回避を各々目的として印加される。
は、ターゲットに継続的に印加される負の電圧に対し
て、同極性の高電圧パルスと、逆極性の高電圧パルスを
重畳せしめるものである。前記同極性のパルスは、スパ
ッタリング効率の向上を、前記逆極性のパルスは異常放
電の回避を各々目的として印加される。
【００１９】請求項６または８にかかる発明は、ターゲ
ットに印加される負の電圧の絶対値を時間とともに段階
的に上昇させつつ、同極性パルス、逆極性パルスも重畳
させるものである。このとき、同極性パルス、逆極性パ
ルスのインターバル、時間巾、絶対値も時間とともに段
階的に変化させてもよいし、固定しておいてもよい。
ットに印加される負の電圧の絶対値を時間とともに段階
的に上昇させつつ、同極性パルス、逆極性パルスも重畳
させるものである。このとき、同極性パルス、逆極性パ
ルスのインターバル、時間巾、絶対値も時間とともに段
階的に変化させてもよいし、固定しておいてもよい。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を添付
図を参照して説明する。
図を参照して説明する。
【００２１】図２は、本発明の請求項１〜８にかかわる
ＤＣスパッタ装置の構成を示す説明図である。真空室１
の中に陽極２と、それに対向する陰極ターゲット３が配
置され、ＤＣ電力を供給するＤＣ電源４の出力は、パル
スを重畳させるパルス発生回路５を介して両電極に接続
されている。６は、バッキングプレートであり、７は、
薄膜を形成する基板である。ＤＣ電源４は、段階的に出
力電力、電圧を制御することが可能であり、またパルス
発生回路は、任意の極性、電圧、インターバルおよび時
間巾のパルス状高電圧を発生することが可能である。パ
ルス発生回路は、高電圧パルスを発生させるための電源
回路を独自に有するものであってもよいし、またそのよ
うなパルス発生用の電源をもたず、ＤＣ電源４から供給
された電力の一部をその内部に蓄積し、周期的に高電圧
パルスに変換するものであってもよい。
ＤＣスパッタ装置の構成を示す説明図である。真空室１
の中に陽極２と、それに対向する陰極ターゲット３が配
置され、ＤＣ電力を供給するＤＣ電源４の出力は、パル
スを重畳させるパルス発生回路５を介して両電極に接続
されている。６は、バッキングプレートであり、７は、
薄膜を形成する基板である。ＤＣ電源４は、段階的に出
力電力、電圧を制御することが可能であり、またパルス
発生回路は、任意の極性、電圧、インターバルおよび時
間巾のパルス状高電圧を発生することが可能である。パ
ルス発生回路は、高電圧パルスを発生させるための電源
回路を独自に有するものであってもよいし、またそのよ
うなパルス発生用の電源をもたず、ＤＣ電源４から供給
された電力の一部をその内部に蓄積し、周期的に高電圧
パルスに変換するものであってもよい。
【００２２】図３は、請求項１または３にかかわる実施
の形態でのターゲットに印加されるＤＣ電圧の波形を示
す説明図である。ＤＣ電源からの通常出力部３１とパル
ス電圧重畳部３２により構成される。パルス電圧重畳部
３２では、通常出力印加部６よりも絶対値の大きい負電
圧がターゲットに印加されるため、ターゲットのスパッ
タ効率が上昇する。したがって、単位時間当たりのプリ
スパッタ効率は、通常出力のみを印加した場合に比べて
向上する。通常出力部３１の電圧の絶対値は、前述のよ
うにＤＣ電源４の出力の制約上、通常は１０００Ｖより
小さい。また、パルス電圧重畳部３２については、その
電圧絶対値が大きく、パルス幅３３が長く、パルス周期
３４が短かい程、スパッタ効率は向上する。しかし、同
時にアーキングも発生しやすくなるので、それを回避す
るために個々のケースにおいて上記のパラメーターは最
適化される。
の形態でのターゲットに印加されるＤＣ電圧の波形を示
す説明図である。ＤＣ電源からの通常出力部３１とパル
ス電圧重畳部３２により構成される。パルス電圧重畳部
３２では、通常出力印加部６よりも絶対値の大きい負電
圧がターゲットに印加されるため、ターゲットのスパッ
タ効率が上昇する。したがって、単位時間当たりのプリ
スパッタ効率は、通常出力のみを印加した場合に比べて
向上する。通常出力部３１の電圧の絶対値は、前述のよ
うにＤＣ電源４の出力の制約上、通常は１０００Ｖより
小さい。また、パルス電圧重畳部３２については、その
電圧絶対値が大きく、パルス幅３３が長く、パルス周期
３４が短かい程、スパッタ効率は向上する。しかし、同
時にアーキングも発生しやすくなるので、それを回避す
るために個々のケースにおいて上記のパラメーターは最
適化される。
【００２３】図４は、請求項２または４にかかわる実施
の形態でのターゲットに印加されるＤＣ電圧の波形を示
す説明図である。請求項１または３の実施の形態と異な
るのは、ＤＣ電源からの通常出力印加部の電圧絶対値が
時間とともに段階的に上昇していく点である。図４の
（ｂ）のように重畳されるパルス電圧値、インターバル
およびパルス巾もこれに伴い変化させてもよいし、固定
でもよい。
の形態でのターゲットに印加されるＤＣ電圧の波形を示
す説明図である。請求項１または３の実施の形態と異な
るのは、ＤＣ電源からの通常出力印加部の電圧絶対値が
時間とともに段階的に上昇していく点である。図４の
（ｂ）のように重畳されるパルス電圧値、インターバル
およびパルス巾もこれに伴い変化させてもよいし、固定
でもよい。
【００２４】図１は、請求項５または７にかかわる実施
の形態でのターゲットに印加されるＤＣ電圧の波形を示
す説明図である。ＤＣ電源からの通常出力印加部１１、
同極性パルス電圧重畳部１２および逆極性パルス重畳部
１３により構成される。同極性パルス電圧重畳部１２で
は、通常出力印加部１１よりも絶対値の大きい負電圧が
ターゲットに印加されるため、ターゲットのスパッタ効
率が上昇する。したがって、単位時間当たりのスパッタ
効率は、通常出力のみを印加した場合に比べて向上す
る。また、逆極性パルス重畳部１０では、通常は負電位
のターゲットが正の電位になるため、ターゲットのチャ
ージアップが中和され、アーク放電の発生を防止するこ
とができる。図１の（ｂ）での通常出力印加部１１の電
圧Ｖ1、同極性パルス電圧重畳部１２の電圧Ｖ2、逆極性
パルス電圧重畳部１３の電圧Ｖ3は任意の値をとるもの
である。
の形態でのターゲットに印加されるＤＣ電圧の波形を示
す説明図である。ＤＣ電源からの通常出力印加部１１、
同極性パルス電圧重畳部１２および逆極性パルス重畳部
１３により構成される。同極性パルス電圧重畳部１２で
は、通常出力印加部１１よりも絶対値の大きい負電圧が
ターゲットに印加されるため、ターゲットのスパッタ効
率が上昇する。したがって、単位時間当たりのスパッタ
効率は、通常出力のみを印加した場合に比べて向上す
る。また、逆極性パルス重畳部１０では、通常は負電位
のターゲットが正の電位になるため、ターゲットのチャ
ージアップが中和され、アーク放電の発生を防止するこ
とができる。図１の（ｂ）での通常出力印加部１１の電
圧Ｖ1、同極性パルス電圧重畳部１２の電圧Ｖ2、逆極性
パルス電圧重畳部１３の電圧Ｖ3は任意の値をとるもの
である。
【００２５】図５は、請求項６または８にかかわる実施
の形態でのターゲットに印加されるＤＣ電圧の波形を示
す説明図である。請求項５または７の実施の形態と異な
るのは、ＤＣ電源からの通常出力印加部の電圧絶対値が
時間とともに段階的に上昇していく点である。重畳され
るパルス電圧値、インターバルおよびパルス巾もこれに
伴い変化させてもよいし、固定でもよい。
の形態でのターゲットに印加されるＤＣ電圧の波形を示
す説明図である。請求項５または７の実施の形態と異な
るのは、ＤＣ電源からの通常出力印加部の電圧絶対値が
時間とともに段階的に上昇していく点である。重畳され
るパルス電圧値、インターバルおよびパルス巾もこれに
伴い変化させてもよいし、固定でもよい。
【００２６】
【発明の効果】以上に説明したように、本発明は、ＤＣ
スパッタ装置およびそのプロセスにおけるターゲットク
リーニングを目的としたプリスパッタの効率を、異常放
電を回避しつつ上げ、装置立ち上げ所要時間およびダウ
ンタイムを短縮することにより、稼働率および生産性の
向上を図ることができる。
スパッタ装置およびそのプロセスにおけるターゲットク
リーニングを目的としたプリスパッタの効率を、異常放
電を回避しつつ上げ、装置立ち上げ所要時間およびダウ
ンタイムを短縮することにより、稼働率および生産性の
向上を図ることができる。
【図１】本発明の請求項５または７にかかわる実施の形
態において正または逆パルス使用時のターゲットに印加
されるＤＣ電圧の時間推移を表す説明図である。
態において正または逆パルス使用時のターゲットに印加
されるＤＣ電圧の時間推移を表す説明図である。
【図２】本発明の請求項１〜８にかかわる実施の形態に
おけるＤＣスパッタ装置の構成を示す説明図である。
おけるＤＣスパッタ装置の構成を示す説明図である。
【図３】請求項１、３にかかわる実施の形態でのＤＣ電
圧波形を表す説明図である。
圧波形を表す説明図である。
【図４】請求項２、４にかかわる実施の形態でのＤＣ電
圧波形を表す説明図である。
圧波形を表す説明図である。
【図５】請求項６、８にかかわる実施の形態でのＤＣ電
圧波形を表す説明図である。
圧波形を表す説明図である。
【図６】従来のプリスパッタ方法でのターゲットに印加
されるＤＣ電圧および電力の時間推移を表す説明図であ
る。
されるＤＣ電圧および電力の時間推移を表す説明図であ
る。
【図７】スパッタ率のターゲット印加電圧依存性を示す
説明図である。
説明図である。
１ 真空室 ２ 陽極 ３ 陰極ターゲット ４ ＤＣ電源 ５ パルス発生回路 ６ バッキングプレート ７ 薄膜を形成する基板
Claims (8)
- 【請求項１】 スパッタリングを行う真空室内のターゲ
ットに対してＤＣ電力を供給するＤＣ電源の出力部に、
前記ＤＣ電源と同極性のパルスを重畳せしめるパルス発
生回路を接続し、前記同極性のパルスを印加することに
よりプリスパッタ効率を向上させたのちスパッタリング
して薄膜を形成するスパッタ薄膜の形成方法。 - 【請求項２】 プリスパッタ時のターゲット印加電圧お
よび電力を時間とともに段階的に増大させていく請求項
１記載のスパッタ薄膜の形成方法。 - 【請求項３】 スパッタリングを行う真空室、ターゲッ
トに対してＤＣ電力を供給するＤＣ電源および該ＤＣ電
源の出力部に接続され、かつ、前記ＤＣ電源と同極性の
パルスがスパッタ出力に重畳せしめられてプリスパッタ
効率が向上させられてなるパルス発生回路からなるスパ
ッタ薄膜の形成装置。 - 【請求項４】 プリスパッタ時のターゲット印加電圧お
よび電力が時間とともに段階的に増大させられたもので
ある請求項３記載のスパッタ薄膜の形成装置。 - 【請求項５】 スパッタリングを行う真空室内のターゲ
ットに対してＤＣ電力を供給するＤＣ電源の出力部に、
前記ＤＣ電源と同極性および逆極性のパルスを任意のイ
ンターバルで重畳せしめるパルス発生回路を接続し、前
記同極性のパルスによりプリスパッタ効率を向上させ、
かつ前記逆極性のパルスにより前記同極性パルス印加で
発生したターゲットのチャージアップを中和させてプリ
スパッタしたのちスパッタリングして薄膜を形成するス
パッタ薄膜の形成方法。 - 【請求項６】 プリスパッタ時のターゲット印加電圧お
よび電力が時間とともに段階的に増大させられたもので
ある請求項５記載のスパッタリング薄膜の形成方法。 - 【請求項７】 スパッタリングを行う真空室、ターゲッ
トに対してＤＣ電力を供給するＤＣ電源ならびに該ＤＣ
電源の出力部に接続され、かつ、前記ＤＣ電源と同極性
および逆極性のパルスを任意のインターバルでスパッタ
出力に重畳せしめ、前記同極性のパルスによりプリスパ
ッタ効率を向上させ、かつ前記逆極性のパルスにより前
記同極性パルス印加で発生したターゲットのチャージア
ップを中和するパルス発生回路からなるスパッタ薄膜の
形成装置。 - 【請求項８】 プリスパッタ時のターゲット印加電圧お
よび電力が時間とともに段階的に増大させられたもので
ある請求項７記載のスパッタ薄膜の形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7464798A JPH11269642A (ja) | 1998-03-23 | 1998-03-23 | 薄膜の形成方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7464798A JPH11269642A (ja) | 1998-03-23 | 1998-03-23 | 薄膜の形成方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11269642A true JPH11269642A (ja) | 1999-10-05 |
Family
ID=13553238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7464798A Pending JPH11269642A (ja) | 1998-03-23 | 1998-03-23 | 薄膜の形成方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11269642A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855654B1 (ko) | 2005-09-15 | 2008-09-03 | 어플라이드 매터리얼스 게엠베하 운트 컴퍼니 카게 | 도포기 및 도포기를 작동시키는 방법 |
| JP2009007604A (ja) * | 2007-06-26 | 2009-01-15 | Ulvac Japan Ltd | 成膜装置 |
| KR20180010210A (ko) * | 2016-06-12 | 2018-01-30 | 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. | 박막 형성 방법 및 질화 알루미늄 박막 형성 방법 |
| JP6348243B1 (ja) * | 2018-02-23 | 2018-06-27 | 有限会社エイチ・エス・エレクトリック | スパッタリング用パルス電源装置 |
-
1998
- 1998-03-23 JP JP7464798A patent/JPH11269642A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855654B1 (ko) | 2005-09-15 | 2008-09-03 | 어플라이드 매터리얼스 게엠베하 운트 컴퍼니 카게 | 도포기 및 도포기를 작동시키는 방법 |
| JP2009007604A (ja) * | 2007-06-26 | 2009-01-15 | Ulvac Japan Ltd | 成膜装置 |
| KR20180010210A (ko) * | 2016-06-12 | 2018-01-30 | 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. | 박막 형성 방법 및 질화 알루미늄 박막 형성 방법 |
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