JP2007186725A - スパッタリング方法及びスパッタリング装置 - Google Patents

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Abstract

【課題】 交流電源を用いたスパッタリングにより成膜する際に、迅速にアーク放電発生を検出して交流電源からの出力を遮断し、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止できるようにする。
【解決手段】 真空チャンバ１１内に設けた一対のターゲット４１ａ、４１ｂに、交流電源Ｅを介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成して各ターゲットをスパッタリングする。その際、一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断した場合、交流電源からの出力を遮断する。
【選択図】 図３

Description

本発明は、処理基板表面への成膜を可能とするスパッタリング方法及びスパッタリング装置に関する。
スパッタリング法では、プラズマ雰囲気中のイオンを、処理基板表面に成膜しようする薄膜の組成に応じて所定形状に作製されたターゲットに向けて加速させて衝撃させ、ターゲット原子を飛散させ、処理基板表面に薄膜を形成する。この場合、カソード電極であるターゲットに、直流電源または交流電源を介して電圧を印加することでカソード電極と、アノード電極またはアース電極との間にグロー放電を生じさせてプラズマ雰囲気を形成している。
このようなグロー放電中では、何らかの原因により、アーク放電が発生することが知られており、このアーク放電がカソード電極において局所的に生じると、パーティクルやスプラッシュの発生などの問題を誘発し、良好な成膜ができない。
このことから、直流電源を用いたスパッタリング法では、例えばカソード電極とアース電極との間の電圧を検出し、この電圧の降下量が所定値を超えて大きくなると、アーク放電発生を検出し、アーク放電発生後所定時間内に直流電源から電力供給を遮断するようにしたものが知られている（特許文献１）
特開平１１−２０００３６号公報（例えば、請求項１参照）。
しかしながら、交流電源を用いたスパッタリング、即ち、真空チャンバ内に相互にフローティングさせて配置した一対のターゲットに交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替えてスパッタリングするものでは、各ターゲットに印加する電圧の極性が常時変化し、その上、電圧降下も毎回発生しているため、上記カソード電極、アノード電極間の電圧降下の検出によるアーク検知法を適用するのは困難であった。
この場合、従来では、交流電源からターゲットへの出力電圧の実効値や平均値を求めてこの出力電圧を直流化し、この直流電圧を基にアーク検知することが考えられているが、交流電圧を直流電圧に変化するための時間が加算されるため、アーク放電発生の検出に遅れが生じ、パーティクルやスプラッシュの発生などを効果的に防止できないという問題があった。
そこで、本発明の課題は、上記点に鑑み、交流電源を用いたスパッタリングにより成膜するときに、迅速にアーク放電発生を検出してターゲットへの出力を遮断でき、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止できるようにしたスパッタリング方法及びスパッタリング装置を提供することにある。
上記課題を解決するために、請求項１記載のスパッタリング方法は、真空チャンバ内に設けた一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするスパッタリング方法であって、前記一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断した場合、前記交流電源からの出力を遮断することを特徴とする。
本発明によれば、一対のターゲットに交流電源を介して電圧を印加すると、各ターゲットがアノード電極、カソード電極に交互に切替わり、アノード電極及びカソード電極間にグロー放電が生じてプラズマ雰囲気が形成され、プラズマ雰囲気中のイオンが、カソード電極となったターゲットに向けて加速されて衝撃し、ターゲット原子を飛散されて、処理基板表面に薄膜が形成される。
スパッタリング中にアーク放電が発生すると、プラズマのインピーダンスが急激に小さくなって、先ずターゲット相互間の電圧が小さくなり、それに伴って大きな電流が流れる。この場合、ターゲットへの出力電圧波形の電圧降下時間の長短からアーク放電の発生を直接検出するため、ターゲット相互間の電流値の変化やターゲットへの出力電圧の実効値や平均値を求めてアーク放電を検出するものと比較して、迅速にアーク放電発生を検出してターゲットへの出力を遮断できる。その結果、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止できる。
この場合、前記一対のターゲット相互間の出力電流波形を検出し、この出力電圧波形の絶対値が所定値を超えると、前記グロー放電が生じているとみなし、この出力電流波形の絶対値から電流ゲート信号を作ると共に、前記出力電圧波形の絶対値から電圧パルス信号を作り、この電流ゲート信号のオン状態において電圧パルス信号がオフ状態になると、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断すればよい。これによれば、ターゲット相互間に電流が流れている時に電圧降下の発生を検出するため、例えばアーク放電の誤検知を少なくできる。
より精度よくアーク放電発生を検出するには、前記スパッタリング中、前記ターゲットへの出力電流波形、出力電圧波形の位相が略一致するように制御することが好ましい。
この場合、前記所定値を、交流電源から一対のターゲットへの投入電力に応じて変化させることが好ましい。
また、前記出力電圧波形の絶対値から電圧パルス信号を作ると共に、この電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断してもよい。これによれば、ターゲット相互間の電圧のみでアーク放電発生を検出できるため、出力電圧波形と出力電流波形との位相のずれを考慮する必要がなく、起動時など出力電圧波形と出力電流波形との位相が一致していない場合でもアーク放電発生を検出できる。
この場合、前記所定値を、出力電圧波形の絶対値から直接決定するか、またはアーク放電の発生しない場合のパルス幅を予め測定して相対的に決定すればよい。
また、前記出力電圧波形の電圧降下に比例する微分波形を検出し、この微分波形が所定値を超えて大きくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断してもよい。これによれば、アーク放電検出回路を簡単な回路構成で実現でき、その上、ターゲット相互間の電圧のみでアーク放電の発生を検出するため、出力電圧波形と出力電流波形との位相のずれを考慮する必要がなく、起動時など出力電圧波形と出力電流波形との位相が一致していない場合でもアーク放電発生を検出できる。
この場合、より精度よくアーク放電発生を検出するには、前記微分波形を検出するのに先立って、フィルター回路を介して出力電圧波形のノイズを除去することが好ましい。
尚、前記出力電圧波形が略正弦波であることが好ましい。
さらに、前記一対のターゲット相互間の出力電流波形を検出し、前記出力電圧波形と出力電流波形との位相及び振幅が略一致するように調節した後にこれらの波形の差分波形を検出し、この差分波形が所定値を超えて大きくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断してもよい。これによれば、アーク検出の際に用いる波形を、適宜調節した電流波形と電圧波形の差分から合成したものとすることで、アーク放電が発生した場合にはその差分波形の出力がさらに大きな出力波形となるため、ノイズの影響を受け難くでき、その結果、誤検出を少なくできる。
この場合、より精度よくアーク放電発生を検出するには、前記差分波形を検出するのに先立って、フィルター回路を介して出力電圧波形及び出力電流波形のノイズを除去することが好ましい。
尚、前記出力電圧波形及び出力電流波形が略正弦波であることが好ましい。
また、上記課題を解決するために、請求項１３記載のスパッタリング装置は、真空チャンバ内に設けた一対のターゲットと、この一対のターゲット間に、所定の周波数で交互に極性をかえて電圧を印加する交流電源とを備え、前記ターゲットへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出するアーク検出手段と、アーク検出回路からの出力で交流電源からの出力を遮断する遮断手段とを設けたことを特徴とする。
この場合、前記交流電源に、一対のターゲットへの出力電圧波形及び出力電流波形の位相を略一致させる位相調節手段を設けてもよい。
前記アーク検出手段は、前記一対のターゲット相互間の出力電流波形及び出力電圧波形の絶対値を検出する第１絶対値検出回路及び第２絶対値検出回路と、第１絶対値検出回路及び第２絶対値検出回路からの絶対値及び検出レベルがそれぞれ入力される比較器を設けた電流ゲート信号発生回路及び電圧パルス信号発生回路と、電流ゲート信号発生回路及び電圧パルス信号発生回路からの電流ゲート信号及び電圧パルス信号とがそれぞれ入力される電圧降下検出回路とから構成され、この電流ゲート信号のオン状態において電圧ゲート信号がオフ状態になると、正常なグロー放電時よりも短時間である電圧降下を検出するものである。
また、他の形態のアーク検出手段は、前記一対のターゲット相互間の出力電圧波形の絶対値を検出する絶対値検出回路と、この絶対値検出回路からの電圧波形及び検出レベルが入力される比較器を設けた電圧パルス発生回路と、電圧パルス発生回路からの電圧パルス信号が入力される電圧降下検出回路とから構成され、電圧降下検出回路に入力された電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなった場合に、正常なグロー放電時よりも短時間である電圧降下を検出するものである。
また、他の形態のアーク検出手段は、前記一対のターゲット相互間の出力電圧波形の電圧降下に比例する微分波形を検出する微分回路と、この微分回路からの電圧波形の絶対値を検出する絶対値検出回路と、絶対値検出回路からの電圧波形と検出レベルとが入力される比較器を有する電圧微分波形回路とから構成され、この微分波形の絶対値が所定値を超えて大きくなった場合に、正常なグロー放電時よりも短時間である電圧降下を検出するものである。
さらに、他の形態のアーク検出手段は、前記一対のターゲット相互間の出力電圧波形及び出力電流波形の振幅が略一致するように調節する第１及び第２の各ゲイン調整回路と、各ゲイン調整回路からの出力電圧波形及び出力電流波形の差分波形を検出する差動アンプと、この差動アンプからの差動波形の絶対値を検出する絶対値検出回路と、絶対値検出回路からの差動波形と検出レベルとが入力される比較器を有する差分波形検出回路とから構成され、この差動波形の絶対値が所定値を超えて大きくなった場合に、正常なグロー放電時よりも短時間である電圧降下を検出するものである。
以上説明したように、本発明のスパッタリング方法及びスパッタリング装置は、交流電源を用いたスパッタリングにより成膜する場合でも、迅速にアーク放電発生を検出してターゲットへの出力を遮断でき、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止できるという効果を奏する。
図１を参照して、１は、本発明のマグネトロンスパッタリング装置（以下、「スパッタ装置」という）である。スパッタ装置１は、インライン式のものであり、ロータリーポンプ、ターボ分子ポンプなどの真空排気手段（図示せず）を介して所定の真空度に保持できる真空チャンバ１１を有する。真空チャンバ１１の上部には基板搬送手段が設けられている。この基板搬送手段は、公知の構造を有し、例えば、処理基板Ｓが装着されるキャリア２を有し、駆動手段を間欠駆動させて、後述するターゲットに対向した位置に処理基板Ｓを順次搬送できる。
真空チャンバ１１には、ガス導入手段３が設けられている。ガス導入手段３は、マスフローコントローラ３１を設けたガス管３２を介してガス源３３に連通しており、Ａｒなどのスパッタガスや反応性スパッタリングの際に用いるＯ２、Ｈ２Ｏ、Ｈ２、Ｎ２などの反応ガスが真空チャンバ１１内に一定の流量で導入できる。真空チャンバ１１の下側には、カソード電極Ｃが配置されている。
カソード電極Ｃは、処理基板Ｓに対向して配置された一対のターゲット４１ａ、４１ｂを有する。各ターゲット４１ａ、４１ｂは、Ａｌ、Ｔｉ、ＭｏやＩＴＯなど、処理基板Ｓ上に成膜しようする薄膜の組成に応じて公知の方法で作製され、略直方体（上面視において長方形）に形成されている。各ターゲット４１ａ、４１ｂは、スパッタリング中、ターゲット４１ａ、４１ｂを冷却するバッキングプレート４２に、インジウムやスズなどのボンディング材を介して接合され、図示しない絶縁材を介してカソード電極Ｃのフレームに取付けられ、真空チャンバ１１内にフローティング状態に配置されている。
この場合、ターゲット４１ａ、４１ｂは、その未使時のスパッタ面４１１が、処理基板Ｓに平行な同一平面上に位置するように並設され、各ターゲット４１ａ、４１ｂの向かい合う側面４１２相互の間には、アノードやシールドなどの構成部品を何ら設けていない。各ターゲット４１ａ、４１ｂの外形寸法は、各ターゲット４１ａ、４１ｂを並設した際に処理基板Ｓの外形寸法より大きくなるように設定している。
また、カソード電極Ｃは、各ターゲット４１ａ、４１ｂの後方に位置して磁石組立体５を装備している。磁石組立体５は、各ターゲット４１ａ、４１ｂに平行に設けられた支持板５１を有する。この支持板５１は、各ターゲット４１ａ、４１ｂの横幅より小さく、ターゲット４１ａ、４１ｂの長手方向に沿ってその両側に延出するように形成した長方形状の平板から構成され、磁石の吸着力を増幅する磁性材料製である。支持板５１上には、ターゲット４１ａ、４１ｂの長手方向に沿った棒状の中央磁石５２と、支持板５１の外周に沿って設けた周辺磁石５３とが設けられている。この場合、中央磁石５２の同磁化に換算したときの体積を、例えば周辺磁石５２の同磁化に換算したときの体積の和（周辺磁石：中心磁石：周辺磁石＝１：２：１）に等しくなるように設計している。
これにより、各ターゲット４１ａ、４１ｂの前方に、釣り合った閉ループのトンネル状の磁束がそれぞれ形成され、ターゲット４１ａ、４１ｂの前方で電離した電子及びスパッタリングによって生じた二次電子を捕捉することで、ターゲット４１ａ、４１ｂのそれぞれ前方での電子密度を高くしてプラズマ密度を高くできる。また、一対のターゲット４１ａ、４１ｂには、交流電源Ｅからの出力ケーブルＫがそれぞれ接続され、一対のターゲット４１ａ、４１ｂに、所定の周波数（１〜４００ＫＨｚ）で交互に極性をかえて電圧が印加できる。
図２に示すように、交流電源Ｅは、電力の供給を可能とする電力供給部６と、所定の周波数で交互に極性をかえて電圧を各ターゲット４１ａ、４１ｂに出力する発振部７とから構成される。この場合、出力電圧の波形については、略正弦波であるが、これに限定されるものではなく、例えば略方形波でもよい。
電力供給部６は、その作動を制御する第１のＣＰＵ回路６１と、商用の交流電力（３相ＡＣ２００Ｖ又は４００Ｖ）が入力される入力部６２と、入力された交流電力を整流して直流電力に変換する６個のダイオード６３とを有し、直流電力ライン６４ａ、６４ｂを介して直流電力を発振部７に出力する役割を果たす。
また、電力供給部６には、直流電力ライン６４ａ、６４ｂ間に設けたスイッチングトランジスタ６５と、第１のＣＰＵ回路６１に通信自在に接続され、スイッチングトランジスタ６５のオン、オフを制御する第１のドライバー回路６６ａ及び第１のＰＭＷ制御回路６６ｂとが設けられている。この場合、電流検出センサ及び電圧検出トランスを有し、直流電力ライン６４ａ、６４ｂ間の電流、電圧を検出する検出回路６７ａ及びＡＤ変換回路６７ｂが設けられ、検出回路６７ａ及びＡＤ変換回路６７ｂを介してＣＰＵ回路６１に入力されるようになっている。
他方、発振部７には、第１のＣＰＵ回路６１に通信自在に接続された第２のＣＰＵ回路７１と、直流電力ライン６４ａ、６４ｂ間に設けた発振用スイッチ回路７２を構成する４個の第１乃至第４のスイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄと、第２のＣＰＵ回路７１に通信自在に接続され、各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄのオン、オフを制御する第２のドライバー回路７３ａ及び第２のＰＭＷ制御回路７３ｂとが設けられている。
そして、第２のドライバー回路７３ａ及び第２のＰＭＷ制御回路７３ｂによって、例えば第１及び第２のスイッチングトランジスタ７２ａ、７２ｂと、第３及び第４のスイッチングトランジスタ７２ｃ、７２ｄとのオン、オフのタイミングが反転するように各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御すると、発振用スイッチ回路７２からの交流電力ライン７４ａ、７４ｂを介して正弦波の交流電力が出力できる。この場合、発振電圧、発振電流を検出する検出回路７５ａ及びＡＤ変換回路７５ｂが設けられ、検出回路７５ａ及びＡＤ変換回路７５ｂを介して第２のＣＰＵ回路７１に入力されるようになっている。
交流電力ライン７４ａ、７４ｂは、直列もしくは並列またはこれらを組合わせた共振用ＬＣ回路を経て公知の構造を有する出力トランス７６に接続され、出力トランス７６からの出力ケーブルＫが一対のターゲット４１ａ、４１ｂにそれぞれ接続されている。この場合、電流検出センサ及び電圧検出トランスを有し、一対のターゲット４１ａ、４１ｂへの出力電圧、出力電流を検出する検出回路７７ａ及びＡＤ変換回路７７ｂが設けられ、検出回路７７ａ及びＡＤ変換回路７７ｂを介して第２のＣＰＵ回路７１に入力されるようになっている。これにより、スパッタリング中、交流電源Ｅを介して一定の周波数で交互に極性をかえて一対のターゲット４１ａ、４１ｂに一定の電圧が印加できる。
また、検出回路７７ａからの出力は、出力電圧と出力電流との出力位相及び周波数を検出する検出回路７８ａに接続され、この検出回路７８ａに通信自在に接続された出力位相周波数制御回路７８ｂを介して、出力電圧と出力電流の位相及び周波数が第２のＣＰＵ回路７１に入力されるようになっている。これにより、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７３ｄのオン、オフを制御し、出力電圧と出力電流の位相が相互に略一致するように制御でき、出力位相周波数制御回路７８ｂ、第２のＣＰＵ回路７１及び第２のドライバー回路７３ａが位相調節手段を構成する。
そして、基板搬送手段によって処理基板Ｓを一対のターゲット４１ａ、４１ｂと対向した位置に搬送し、ガス導入手段３を介して所定のスパッタガスを導入する。交流電源Ｅを介して一対のターゲット４１ａ、４１ｂに交流電圧を印加し、各ターゲット４１ａ、４１ｂをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成する。これにより、プラズマ雰囲気中のイオンがカソード電極となった一方のターゲット４１ａ、４１ｂに向けて加速されて衝撃し、ターゲット原子が飛散されることで、処理基板Ｓ表面に薄膜が形成される。
この場合、磁石組立体５に、図示しないモータなどの駆動手段を設け、この駆動手段によって、ターゲット４１ａ、４１ｂの水平方向に沿った２箇所の位置の間で平行かつ等速で往復動させるようにし、ターゲット４１ａ、４１ｂ全面に亘って均等に侵食領域が得られるようにしている。
ところで、上記グロー放電中では、何らかの原因により、アーク放電が発生することが知られており、このアーク放電が一対のターゲット４１ａ、４１ｂで局所的に生じると、パーティクルやスプラッシュの発生などの問題を誘発することから、良好に薄膜を形成するには、迅速にアーク放電発生の検出して、交流電源Ｅからの出力を直ちに遮断する必要がある。
本実施の形態では、発振部７に、一対のターゲット４１ａ、４１ｂへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出するアーク検出手段８を設けることとした。そして、アーク検出手段８でアーク放電発生を検出すると、電圧降下アーク出力信号を、通信自在に接続した第２のＣＰＵ回路７１に出力し、第２のＣＰＵ回路７１と通信自在な第１のＣＰＵ回路７１からの制御信号で第１のドライバー回路６６ａによってスイッチングトランジスタ６５の作動を制御し、一対のターゲット４１ａ、４１ｂへの出力を直ちに遮断することとした。
この場合、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、例えば交流電力ライン７４ａ、７４ｂ相互の間の電位が同一となるように、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力を直ちに遮断してもよい。
図３（ａ）乃至図３（ｅ）に示すように、アーク検出手段８は、検出回路７７ａからの出力電圧、出力電流を増幅する電流センサアンプ８１及び電圧トランスアンプ８２と、電流センサアンプ８１及び電圧トランスアンプ８２で増幅された出力電流波形及び出力電圧波形の絶対値を検出する第１の絶対値検出回路８３ａ及び第２の絶対値検出回路８３ｂとを有する。また、アーク検出手段８は、第１及び第２の絶対値検出回路８３ａ、８３ｂからのそれぞれ絶対値と、予め設定した電流ゲート検出レベル及び電圧パルス検出レベルとが入力される比較器８４１をそれぞれ有する電流ゲート発生回路８４ａ及び電圧パルス発生回路８４ｂと、電流ゲート発生回路８４ａ及び電圧パルス発生回路８４ｂからの電流ゲート信号及び電圧パルス信号がそれぞれ入力される電圧降下検出回路８５とを有する。この場合、予め設定される電流ゲート検出レベル及び電圧パルス検出レベル（所定値）は、例えば、一対のターゲット４１ａ、４１ｂへの電力供給部６からの出力に応じて変化させ、より高精度にアーク検知できるようにしてもよい。
次に、アーク検出回路８でのアーク放電発生の検出について説明する。先ず、電力供給部６の第１のＣＰＵ回路６１からの制御信号でスイッチングトランジスタ６５を制御し、直流電力ライン６４ａ、６４ｂを介して発振部７に直流電力を供給する。次いで、第２のＣＰＵ回路７１からの制御信号で第１乃至第４のスイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１に交流電圧を印加する。この場合、電流降下検出回路８５にリセット信号を入力してリセットする（図３（ｃ）参照）。
次いで、検出回路７７ａを経て第１の絶対値検出回路８３ａからの電流波形の絶対値と、電流ゲート検出レベルとを電流ゲート発生回路８４ａの比較器８４１に入力し、その絶対値が電流ゲート検出レベルを超えている場合、真空チャンバ１１内にグロー放電が生じているとみなし、電流降下検出回路８５に正常放電信号を入力する（図３（ｃ）参照）。この場合、出力電圧波形と出力電流波形の位相が相互に略一致した後、正常放電信号を入力することが好ましい。
次いで、第１及び第２の絶対値検出回路８３ａ、８３ｂからの各絶対値と、電流ゲート検出レベル及び予め設定した電圧パルス検出レベルとを各比較器８４１に入力し、それに基づいて電流ゲート発生回路８４ａ及び電圧パルス発生回路８４ｂから電流ゲート信号及び電圧パルス信号を電圧降下検出回路８５に入力すると共に、高速クロック信号を電圧降下検出回路８５に入力してアーク放電発生の検出を開始する（図３（ｃ）参照）。
ここで、一対のターゲット４１ａ、４１ｂ相互間でアーク放電が発生した場合、先ず、一対のターゲット４１ａ、４１ｂへの出力電圧が降下し、その後、出力電流が急激に増加する。この場合、電流ゲート信号は"１"（オン状態）のままであるが、電圧パルス信号のみが"０"（オフ状態）となる（図３（ｂ）参照）。つまり、アーク放電発生の検出においては、電圧降下検出回路８５で、電流ゲート信号が"０"であるかを判断し、電流ゲート信号が"０"とき、電流ゲート信号オフ状態となる。次いで、電流ゲート信号が"１"になると、電圧パルス降下待ち状態となり、この場合、電圧パルス信号が"１"であるかを判断し、電圧パルス信号が"１"であれば正常なグロー放電が発生していると判断する。そして、電流ゲート信号が"０"になったとき、電圧パルス信号が"０"となれば、電流ゲート信号オフ状態に戻る。
それに対して、電流ゲート信号が"１"である電圧パルス降下待ち状態で、電圧パルス信号が"０"となった場合、電圧降下が発生し、アーク放電が発生したと判断する（図３（ｄ）参照）。この場合、高速クロック信号の１クロックまたは２クロック分の遅延で電圧降下を検出できるため、迅速にアーク放電の発生を検出できる（図３（ｅ）参照）。
アーク検出手段８によってアーク放電発生を検出すると、アーク放電発生が第２のＣＰＵ回路７１に出力され、例えば第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力が遮断される。
これにより、一対のターゲット４１ａ、４１ｂへの出力電圧波形の電圧降下時間の長短からアーク放電発生を直接検出することで、ターゲット４１ａ、４１ｂ相互間の電流値の変化やターゲット４１ａ、４１ｂへの出力電圧の実効値や平均値を求めてアーク放電を検出するものと比較して、迅速にアーク放電発生を検出して交流電源Ｅからの出力を遮断できる。その結果、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止でき、その上、出力電流が流れている時に電圧降下の発生を検出するため、例えばアーク放電の誤検知を少なくできる。
図４（ａ）乃至図４（ｅ）を参照して説明すれば、８０は、他の実施の形態に係るアーク検出手段である。このアーク検出手段８０は、出力電圧のみからアーク放電の発生を検出するものであり、検出回路７７ａからの出力電圧を増幅する電圧トランスアンプ８１０と、電圧トランスアンプ８１０で増幅した出力電圧波形の絶対値を検出する絶対値検出回路８２０とを有する。また、アーク検出手段８０は、絶対値検出回路８２０からの絶対値と、電圧パルス検出レベルとがそれぞれ入力される比較器８３０ａを設けた電圧パルス発生回路８３０と、電圧パルス発生回路８３０からの電圧パルス信号が入力される電圧降下検出回路８４０及びパルス幅検出ゲート発生器８４１を有する。
次に、アーク検出回路８０でのアーク放電発生の検出について説明する。先ず、上記と同様に交流電源Ｅを作動させて一対のターゲット４１ａ、４１ｂに交流電圧を印加する。この場合、電圧降下検出回路８４０にリセット信号を入力してリセットする（図４（ｃ）参照）。
次いで、絶対値検出回路８２０からの絶対値と、予め設定した電圧パルス検出レベルとを比較器８３０ａに入力し、電圧パルス発生回路８３０から電圧パルス信号を電圧降下検出回路８４０に出力すると共に、正常放電信号及び高速クロック信号を電圧降下検出回路８４０に入力してアーク放電発生の検出を開始する（図４（ｃ）参照）。そして、電圧降下検出回路８４０に入力された電圧パルス信号から、パルス幅検出ゲート発生器８４１において正常なグロー放電状態であるパルス幅をもった電圧ゲート信号を作り、電圧ゲート信号は"１"（オン状態）のままで、電圧パルス信号のみが"０"（オフ状態）となったとき、出力電圧の降下からアーク放電発生が検出される（図４（ｂ）参照）。
即ち、アーク放電発生の検出においては、電圧降下検出回路８４０で、電圧ゲート信号が"０"であるとき、電圧ゲート信号オフ状態である。次いで、電圧ゲート信号が"１"になると、電圧パルス信号降下待ち状態となり、この場合、電圧パルス信号が"１"であるかを判断し、この状態では正常なグロー放電が発生していると判断する。そして、電圧ゲート信号が"０"になったとき、電圧パルス信号も"０"となれば、電圧ゲート信号オフ状態に戻る。
それに対して、電圧パルス信号降下待ち状態で、電圧パルス信号が"０"となった場合に、電圧降下が発生し、アーク放電が発生したと判断する（図４（ｄ）参照）。この場合、高速クロック信号の１クロックまたは２クロック分の遅延で電圧降下を検出できるため、迅速にアーク放電の発生を検出できる（図４（ｅ）参照）。
これにより、一対のターゲット４１ａ、４１ｂ相互間の電圧のみでアーク放電発生を検出するため、電圧と電流との位相のずれを考慮する必要がなく、起動時など電圧と電流の位相が一致しない場合でもアーク放電発生を検出できる。
尚、上記実施の形態では、絶対値を介して電圧ゲート信号を直接作ることとしたが、これに限定されるものではなく、例えば、相対的に検出する電圧幅の大きさを変化させるようにしてもよい。この場合、他の方法でアーク放電でない状態のものを検出しておき、これからアーク放電でない場合の電圧幅を相対的に決め、それを基準にアーク時の電圧幅が小さくなることを検出するようにしてもよい。
図５（ａ）及び図５（ｂ）を参照して説明すれば、９は、さらに他の実施の形態に係るアーク検出手段である。このアーク検出手段９もまた、出力電圧のみからアーク放電の発生を検出するものであり、検出回路７７ａからの出力電圧を増幅する電圧トランスアンプ９１と、出力電圧のノイズの除去を可能とする公知のノイズフィルター９２と微分回路９３とを有する。この微分回路９３からの出力は絶対値検出回路９４に入力され、この絶対値と、電圧微分波形検出レベルとがそれぞれ入力される比較器９５ａを設けた電圧パルス発生回路９５が設けられている。
次に、アーク検出回路９でのアーク放電の発生の検出について説明する。先ず、上記と同様に交流電源Ｅを作動させて一対のターゲット４１ａ、４１ｂに交流電圧を印加する。次いで、微分回路９３を経た絶対値検出回路９４からの絶対値と、予め設定した電圧微分波形検出レベルとを比較器９５ａに入力する。この場合、絶対値が、電圧微分波形検出レベルより低い場合には、正常なグロー放電が発生していると判断する。それに対して、絶対値が、電圧微分波形検出レベルを超えた場合には、アーク放電が発生したと判断する（図５（ｂ）参照）。
これにより、アーク放電検出回路９を、簡単な回路構成で実現でき、その上、ターゲット４１ａ、４１ｂ相互間の電圧のみでアーク放電の発生を検出するため、電圧と電流との位相のずれを考慮する必要がなく、起動時など電圧と電流の位相が一致しない場合でもアーク放電の発生を検出できる。
図６（ａ）及び図６（ｂ）を参照して説明すれば、９０は、さらに他の実施の形態に係るアーク検出手段である。このアーク検出手段９０は、出力電圧波形及び出力電流波形の差分波形からアーク放電の発生を検出するものであり、検出回路７７ａからの出力電圧及び出力電流を増幅する電流センサアンプ９１０及び電圧トランスアンプ９２０と、出力電圧波形及び出力電流波形のノイズの除去を可能とする公知のノイズフィルター９３０ａ、９３０ｂと、ノイズフィルター９３０ａ、９３０ｂを経た出力電圧波形及び出力電流波形の振幅が略一致するように調節する第１及び第２の各ゲイン調整回路９４０ａ、９４０ｂとを有する。
また、アーク検出手段９０は、第１及び第２の各ゲイン調整回路９４０ａ、９４０ｂを経た出力電圧波形と出力電流波形とがそれぞれ入力され、それらの差に応じて差動する公知の構造の差動アンプ９５０と、差動アンプ９５０からの差分波形の絶対値を検出する絶対的検出回路９６０と、この絶対値と、差分波形検出レベルとがそれぞれ入力される比較器９７０ａを設けた差分波形検出回路９７０とを有する。
次に、アーク検出回路９０でのアーク放電の発生の検出について説明する。先ず、上記と同様に交流電源Ｅを作動させて一対のターゲット４１ａ、４１ｂに交流電圧を印加する。次いで、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７３ｄのオン、オフを制御し、出力電圧と出力電流の位相が相互に略一致するように制御する。
次いで、検出回路７７ａで検出された出力電圧及び出力電流に応じて、第２のＣＰＵ回路７１によって、電流ゲイン調整信号及び電圧ゲイン調整信号を、第１及び第２の各ゲイン調整回路９４０ａ、９４０ｂにそれぞれ入力し、第１及び第２の各ゲイン調整回路９４０ａ、９４０ｂによって、出力電圧波形、出力電流波形の振幅が略一致するように調整した後、出力電圧波形、出力電流波形を差動アンプ９５０に入力する。
次いで、差動アンプ９５０から絶対値検出回路９６０を経た差分波形の絶対値と、予め設定した差分波形検出レベルとを比較器９７０ａに入力する。この場合、差分波形の絶対値が、差分波形検出レベルより低い場合には、正常なグロー放電が発生していると判断する。それに対して、絶対値が、差分波形検出レベルを超えた場合には、アーク放電が発生したと判断する（図６（ｂ）参照）。
これにより、アーク検出の際に用いる波形を、適宜調節した電流波形と電圧波形の差分から合成したものとすることで、アーク放電が発生した場合にはその差分波形の出力がさらに大きな出力波形となるため（図６（ｂ）参照）、ノイズの影響を受け難くでき、その結果、誤検出を少なくできる。
尚、上記実施の形態では、真空チャンバ１１内に対をなす２個のターゲット４１ａ、４１ｂを配置したものについて説明したが、これに限定されるものではなく、複数（３枚以上）のターゲットを並設し、少なくとも２枚のターゲットに対し交互に交流電圧が印加さされるように１個の交流電源を割当てたものにも、本発明のアーク検知方法は適用できる。
本発明のスパッタリング装置を模式的に示す図。 交流電源を説明する図。 （ａ）はアーク検出手段を概略的に説明する図。（ｂ）は、電流波形、電圧波形からの信号のアーク放電発生時の変化を説明する図。（ｃ）は電圧降下検出回路への信号の入力を説明する図。（ｄ）はアーク放電検出を説明するフロー図。（ｅ）は、（ｂ）に示すアーク放電発生時の信号の変化を拡大して示す図。 （ａ）は、他の形態に係るアーク検出手段を概略的に説明する図。（ｂ）は、電圧波形からの信号のアーク放電発生時の変化を説明する図。（ｃ）は電圧降下検出回路への信号の入力を説明する図。（ｄ）はアーク放電検出を説明するフロー図。（ｅ）は、（ｂ）に示すアーク放電発生時の信号の変化を拡大して示す図。 （ａ）は、さらに他の形態に係るアーク検出手段を概略的に説明する図。（ｂ）は、電圧波形のアーク放電発生時の変化を説明する図。 （ａ）は、さらに他の形態に係るアーク検出手段を概略的に説明する図。（ｂ）は、差分波形のアーク放電発生時の変化を説明する図。
符号の説明
１ スパッタリング装置
４１ａ、４１ｂ ターゲット
６ 電力供給部
７ 発振部
８ アーク検出手段
Ｅ 交流電源
Ｋ 電源ケーブル

Claims (18)

  1. 真空チャンバ内に設けた一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするスパッタリング方法であって、前記一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断した場合、前記交流電源からの出力を遮断することを特徴とするスパッタリング方法。
  2. 前記一対のターゲット相互間の出力電流波形を検出し、この出力電圧波形の絶対値が所定値を超えると、前記グロー放電が生じているとみなし、この出力電流波形の絶対値から電流ゲート信号を作ると共に、前記出力電圧波形の絶対値から電圧パルス信号を作り、この電流ゲート信号のオン状態において電圧パルス信号がオフ状態になると、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断することを特徴とする請求項１記載のスパッタリング方法。
  3. 前記スパッタリング中、前記ターゲットへの出力電流波形、出力電圧波形の位相が略一致するように制御することを特徴とする請求項１または請求項２記載のスパッタリング方法。
  4. 前記所定値を、交流電源から一対のターゲットへの投入電力に応じて変化させることを特徴とする請求項２または請求項３記載のスパッタリング方法。
  5. 前記出力電圧波形の絶対値から電圧パルス信号を作ると共に、この電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断することを特徴とする請求項１記載のスパッタリング方法。
  6. 前記所定値を、出力電圧波形の絶対値から直接決定するか、またはアーク放電の発生しない場合のパルス幅を予め測定して相対的に決定することを特徴とする請求項５記載のスパッタリング方法。
  7. 前記出力電圧波形の電圧降下に比例する微分波形を検出し、この微分波形が所定値を超えて大きくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断することを特徴とする請求項１記載のスパッタリング方法。
  8. 前記微分波形を検出するのに先立って、フィルター回路を介して出力電圧波形のノイズを除去することを特徴とする請求項７記載のスパッタリング方法。
  9. 前記出力電圧波形が略正弦波であることを特徴とする請求項７または請求項８記載のスパッタリング方法。
  10. 前記一対のターゲット相互間の出力電流波形を検出し、前記出力電圧波形と出力電流波形との位相及び振幅が略一致するように調節した後にこれらの波形の差分波形を検出し、この差分波形が所定値を超えて大きくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断することを特徴とする請求項１記載のスパッタリング方法。
  11. 前記差分波形を検出するのに先立って、フィルター回路を介して出力電圧波形及び出力電流波形のノイズを除去することを特徴とする請求項１０記載のスパッタリング方法。
  12. 前記出力電圧波形及び出力電流波形が略正弦波であることを特徴とする請求項１０または請求項１１記載のスパッタリング方法。
  13. 真空チャンバ内に設けた一対のターゲットと、この一対のターゲット間に、所定の周波数で交互に極性をかえて電圧を印加する交流電源とを備え、前記ターゲットへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出するアーク検出手段と、アーク検出回路からの出力で交流電源からの出力を遮断する遮断手段とを設けたことを特徴とするスパッタリング装置。
  14. 前記交流電源に、一対のターゲットへの出力電圧波形及び出力電流波形の位相を略一致させる位相調節手段を設けたことを特徴とする請求項１３記載のスパッタリング装置。
  15. 前記アーク検出手段は、前記一対のターゲット相互間の出力電流波形及び出力電圧波形の絶対値を検出する第１絶対値検出回路及び第２絶対値検出回路と、第１絶対値検出回路及び第２絶対値検出回路からの絶対値及び検出レベルがそれぞれ入力される比較器を設けた電流ゲート信号発生回路及び電圧パルス信号発生回路と、電流ゲート信号発生回路及び電圧パルス信号発生回路からの電流ゲート信号及び電圧パルス信号とがそれぞれ入力される電圧降下検出回路とから構成され、この電流ゲート信号のオン状態において電圧ゲート信号がオフ状態になると、正常なグロー放電時よりも短時間である電圧降下を検出することを特徴とする請求項１３または請求項１４記載のスパッタリング装置。
  16. 前記アーク検出手段は、前記一対のターゲット相互間の出力電圧波形の絶対値を検出する絶対値検出回路と、この絶対値検出回路からの絶対値及び検出レベルが入力される比較器を設けた電圧パルス発生回路と、電圧パルス発生回路からの電圧パルス信号が入力される電圧降下検出回路とから構成され、電圧降下検出回路に入力された電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなった場合に、正常なグロー放電時よりも短時間である電圧降下を検出することを特徴とする請求項１３または請求項１４記載のスパッタリング装置。
  17. 前記アーク検出手段は、前記一対のターゲット相互間の出力電圧波形の電圧降下に比例する微分波形を検出する微分回路と、この微分回路からの電圧波形の絶対値を検出する絶対値検出回路と、絶対値検出回路からの絶対値と検出レベルとが入力される比較器を有する電圧微分波形回路とから構成され、この微分波形の絶対値が所定値を超えて大きくなった場合に、正常なグロー放電時よりも短時間である電圧降下を検出することを特徴とする請求項１３または請求項１４記載のスパッタリング装置。
  18. 前記アーク検出手段は、前記一対のターゲット相互間の出力電圧波形及び出力電流波形の振幅が略一致するように調節する第１及び第２の各ゲイン調整回路と、各ゲイン調整回路からの出力電圧波形及び出力電流波形の差分波形を検出する差動アンプと、この差動アンプからの差動波形の絶対値を検出する絶対値検出回路と、絶対値検出回路からの差動波形と検出レベルとが入力される比較器を有する差分波形検出回路とから構成され、この差動波形の絶対値が所定値を超えて大きくなった場合に、正常なグロー放電時よりも短時間である電圧降下を検出することを特徴とする請求項１３または請求項１４記載のスパッタリング装置。
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