WO2007080905A1

WO2007080905A1 - スパッタリング方法及びスパッタリング装置

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Publication number: WO2007080905A1
Application number: PCT/JP2007/050200
Authority: WO
Inventors: Motoshi Kobayashi; Hajime Nakamura; Yoshikuni Horishita; Atsushi Ono; Shigemitsu Satou; Toshio Nakajima
Original assignee: Ulvac, Inc.
Priority date: 2006-01-11
Filing date: 2007-01-11
Publication date: 2007-07-19
Also published as: KR20080078053A; CN101370959A; TWI392755B; JP4963023B2; CN101370959B; JP2007186725A; KR101028050B1; TW200732488A

Abstract

　交流電源を用いたスパッタリングにより成膜する際に、迅速にアーク放電発生を検出して交流電源からの出力を遮断し、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止できるようにする。真空チャンバ１１内に設けた一対のターゲット４１ａ、４１ｂに、交流電源Ｅを介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成して各ターゲットをスパッタリングする。その際、一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断した場合、交流電源からの出力を遮断する。

Description

明細書

スパッタリング方法及びスパッタリング装置

技術分野

[0001] 本発明は、処理基板表面への成膜を可能とするスパッタリング方法及びスパッタリング装置に関する。

背景技術

[0002] スパッタリング法では、プラズマ雰囲気中のイオンを、処理基板表面に成膜しょうする薄膜の組成に応じて所定形状に作製されたターゲットに向けて加速させて衝撃させ、ターゲット原子を飛散させ、処理基板表面に薄膜を形成する。この場合、力ソード電極であるターゲットに、直流電源または交流電源を介して電圧を印加することで力ソード電極と、アノード電極またはアース電極との間にグロ一放電を生じさせてプラズマ雰囲気を形成している。

[0003] このようなグロ一放電中では、何らかの原因により、アーク放電が発生することが知られており、このアーク放電が力ソード電極において局所的に生じると、パーティクルゃスプラッシュの発生などの問題を誘発し、良好な成膜ができない。

[0004] このことから、直流電源を用いたスパッタリング法では、例えば力ソード電極とアース電極との間の電圧を検出し、この電圧の降下量が所定値を超えて大きくなると、ァーク放電発生を検出し、アーク放電発生後所定時間内に直流電源から電力供給を遮断するようにしたものが知られて、る（特許文献 1)

特許文献 1：特開平 11— 200036号公報 (例えば、請求項 1参照)。

発明の開示

発明が解決しょうとする課題

[0005] し力しながら、交流電源を用いたスパッタリング、即ち、真空チャンバ内に相互にフローテイングさせて配置した一対のターゲットに交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、力ソード電極に交互に切替えてスパッタリングするものでは、各ターゲットに印加する電圧の極性が常時変化し、その上、電圧降下も毎回発生しているため、上記力ソード電極、アノード電極間の電圧降下の検出によるアーク検知法を適用するのは困難であった。

[0006] この場合、従来では、交流電源からターゲットへの出力電圧の実効値や平均値を求めてこの出力電圧を直流化し、この直流電圧を基にアーク検知することが考えられているが、交流電圧を直流電圧に変化するための時間が加算されるため、アーク放電発生の検出に遅れが生じ、パーティクルゃスプラッシュの発生などを効果的に防止できな!/、という問題があった。

[0007] そこで、本発明の課題は、上記点に鑑み、交流電源を用いたスパッタリングにより成膜するときに、迅速にアーク放電発生を検出してターゲットへの出力を遮断でき、ァーク放電発生時のエネルギーを小さくしてパーティクルゃスプラッシュの発生などを効果的に防止できるようにしたスパッタリング方法及びスパッタリング装置を提供することにある。

課題を解決するための手段

[0008] 上記課題を解決するために、請求項 1記載のスパッタリング方法は、真空チャンバ内に設けた一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、力ソード電極に交互に切替え、ァノード電極及び力ソード電極間にグロ一放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするスパッタリング方法であって、前記一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断した場合、前記交流電源からの出力を遮断することを特徴とする。

[0009] 本発明によれば、一対のターゲットに交流電源を介して電圧を印加すると、各ターゲットがアノード電極、力ソード電極に交互に切替わり、アノード電極及び力ソード電極間にグロ一放電が生じてプラズマ雰囲気が形成され、プラズマ雰囲気中のイオン力力ソード電極となったターゲットに向けて加速されて衝撃し、ターゲット原子を飛散されて、処理基板表面に薄膜が形成される。

[0010] スパッタリング中にアーク放電が発生すると、プラズマのインピーダンスが急激に小さくなつて、先ずターゲット相互間の電圧が小さくなり、それに伴って大きな電流が流れる。この場合、ターゲットへの出力電圧波形の電圧降下時間の長短からアーク放電の発生を直接検出するため、ターゲット相互間の電流値の変化やターゲットへの出力電圧の実効値や平均値を求めてアーク放電を検出するものと比較して、迅速にアーク放電発生を検出してターゲットへの出力を遮断できる。その結果、アーク放電発生時のエネルギーを小さくしてパーティクルゃスプラッシュの発生などを効果的に防止できる。

[0011] この場合、前記一対のターゲット相互間の出力電流波形を検出し、この出力電圧波形の絶対値が所定値を超えると、前記グロ一放電が生じているとみなし、この出力電流波形の絶対値から電流ゲート信号を作ると共に、前記出力電圧波形の絶対値から電圧パルス信号を作り、この電流ゲート信号のオン状態にお!、て電圧パルス信号がオフ状態になると、前記出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断すればよい。これによれば、ターゲット相互間に電流が流れている時に電圧降下の発生を検出するため、例えばアーク放電の誤検知を少なくできる。

[0012] より精度よくアーク放電発生を検出するには、前記スパッタリング中、前記ターゲットへの出力電流波形、出力電圧波形の位相が略一致するように制御することが好ましい。

[0013] この場合、前記所定値を、交流電源力一対のターゲットへの投入電力に応じて変化させることが好ましい。

[0014] また、前記出力電圧波形の絶対値力も電圧パルス信号を作ると共に、この電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなつた場合に、前記出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断してもよい。これによれば、ターゲット相互間の電圧のみでアーク放電発生を検出できるため、出力電圧波形と出力電流波形との位相のずれを考慮する必要がなぐ起動時など出力電圧波形と出力電流波形との位相が一致していない場合でもアーク放電発生を検出できる。

[0015] この場合、前記所定値を、出力電圧波形の絶対値から直接決定するか、またはァーク放電の発生しな、場合のパルス幅を予め測定して相対的に決定すればょ、。

[0016] また、前記出力電圧波形の電圧降下に比例する微分波形を検出し、この微分波形が所定値を超えて大きくなつた場合に、前記出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断してもよい。これによれば、アーク放電検出回路を簡単な回路構成で実現でき、その上、ターゲット相互間の電圧のみでアーク放電の発生を検出するため、出力電圧波形と出力電流波形との位相のずれを考慮する必要がなぐ起動時など出力電圧波形と出力電流波形との位相が一致していな V、場合でもアーク放電発生を検出できる。

[0017] この場合、より精度よくアーク放電発生を検出するには、前記微分波形を検出するのに先立って、フィルター回路を介して出力電圧波形のノイズを除去することが好ましい。

[0018] 尚、前記出力電圧波形が略正弦波であることが好ましい。

[0019] さらに、前記一対のターゲット相互間の出力電流波形を検出し、前記出力電圧波形と出力電流波形との位相及び振幅が略一致するように調節した後にこれらの波形の差分波形を検出し、この差分波形が所定値を超えて大きくなつた場合に、前記出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断してもよい。これによれば、アーク検出の際に用いる波形を、適宜調節した電流波形と電圧波形の差分力合成したものとすることで、アーク放電が発生した場合にはその差分波形の出力がさらに大きな出力波形となるため、ノイズの影響を受け難くでき、その結果、誤検出を少なくできる。

[0020] この場合、より精度よくアーク放電発生を検出するには、前記差分波形を検出するのに先立って、フィルター回路を介して出力電圧波形及び出力電流波形のノイズを除去することが好ましい。

[0021] 尚、前記出力電圧波形及び出力電流波形が略正弦波であることが好ましい。

[0022] また、上記課題を解決するために、請求項 13記載のスパッタリング装置は、真空チヤンバ内に設けた一対のターゲットと、この一対のターゲット間に、所定の周波数で交互に極性をかえて電圧を印加する交流電源とを備え、前記ターゲットへの出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間である電圧降下を検出するアーク検出手段と、アーク検出回路からの出力で交流電源からの出力を遮断する遮断手段とを設けたことを特徴とする。 [0023] この場合、前記交流電源に、一対のターゲットへの出力電圧波形及び出力電流波形の位相を略一致させる位相調節手段を設けてもょ、。

[0024] 前記アーク検出手段は、前記一対のターゲット相互間の出力電流波形及び出力電圧波形の絶対値を検出する第 1絶対値検出回路及び第 2絶対値検出回路と、第 1絶対値検出回路及び第 2絶対値検出回路からの絶対値及び検出レベルがそれぞれ入力される比較器を設けた電流ゲート信号発生回路及び電圧パルス信号発生回路と、電流ゲート信号発生回路及び電圧パルス信号発生回路からの電流ゲート信号及び電圧パルス信号とがそれぞれ入力される電圧降下検出回路とから構成され、この電流ゲート信号のオン状態において電圧ゲート信号がオフ状態になると、正常なグロ一放電時よりも短時間である電圧降下を検出するものである。

[0025] また、他の形態のアーク検出手段は、前記一対のターゲット相互間の出力電圧波形の絶対値を検出する絶対値検出回路と、この絶対値検出回路からの電圧波形及び検出レベルが入力される比較器を設けた電圧パルス発生回路と、電圧パルス発生回路からの電圧パルス信号が入力される電圧降下検出回路とから構成され、電圧降下検出回路に入力された電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなつた場合に、正常なグロ一放電時よりも短時間である電圧降下を検出するものである。

[0026] また、他の形態のアーク検出手段は、前記一対のターゲット相互間の出力電圧波形の電圧降下に比例する微分波形を検出する微分回路と、この微分回路力の電圧波形の絶対値を検出する絶対値検出回路と、絶対値検出回路からの電圧波形と検出レベルとが入力される比較器を有する電圧微分波形回路とから構成され、この微分波形の絶対値が所定値を超えて大きくなつた場合に、正常なグロ一放電時よりも短時間である電圧降下を検出するものである。

[0027] さらに、他の形態のアーク検出手段は、前記一対のターゲット相互間の出力電圧波形及び出力電流波形の振幅が略一致するように調節する第 1及び第 2の各ゲイン調整回路と、各ゲイン調整回路からの出力電圧波形及び出力電流波形の差分波形を検出する差動アンプと、この差動アンプ力の差動波形の絶対値を検出する絶対値検出回路と、絶対値検出回路力の差動波形と検出レベルとが入力される比較器を有する差分波形検出回路とから構成され、この差動波形の絶対値が所定値を超えて大きくなつた場合に、正常なグロ一放電時よりも短時間である電圧降下を検出するものである。

発明の効果

[0028] 以上説明したように、本発明のスパッタリング方法及びスパッタリング装置は、交流電源を用いたスパッタリングにより成膜する場合でも、迅速にアーク放電発生を検出してターゲットへの出力を遮断でき、アーク放電発生時のエネルギーを小さくしてパ一テイクルゃスプラッシュの発生などを効果的に防止できるという効果を奏する。発明を実施するための最良の形態

[0029] 図 1を参照して、 1は、本発明のマグネトロンスパッタリング装置（以下、「スパッタ装置」という）である。スパッタ装置 1は、インライン式のものであり、ロータリーポンプ、ターボ分子ポンプなどの真空排気手段（図示せず)を介して所定の真空度に保持できる真空チャンバ 11を有する。真空チャンバ 11の上部には基板搬送手段が設けられている。この基板搬送手段は、公知の構造を有し、例えば、処理基板 Sが装着されるキャリア 2を有し、駆動手段を間欠駆動させて、後述するターゲットに対向した位置に処理基板 Sを順次搬送できる。

[0030] 真空チャンバ 11には、ガス導入手段 3が設けられている。ガス導入手段 3は、マスフローコントローラ 31を設けたガス管 32を介してガス源 33に連通しており、 Arなどのスノッタガスや反応性スパッタリングの際に用いる O、 H 0、 H、 Nなどの反応ガスが

2 2 2 2

真空チャンバ 11内に一定の流量で導入できる。真空チャンバ 11の下側には、カソード電極 Cが配置されて!、る。

[0031] 力ソード電極 Cは、処理基板 Sに対向して配置された一対のターゲット 41a、 41bを有する。各ターゲット 41a、 41bは、 Al、 Ti、 Moや ITOなど、処理基板 S上に成膜しようする薄膜の組成に応じて公知の方法で作製され、略直方体 (上面視において長方形）に形成されている。各ターゲット 41a、 41bは、スパッタリング中、ターゲット 41a、 4 lbを冷却するバッキングプレート 42に、インジウムゃスズなどのボンディング材を介して接合され、図示しない絶縁材を介して力ソード電極 Cのフレームに取付けられ、真空チャンバ 11内にフローティング状態に配置されて、る。 [0032] この場合、ターゲット 41a、 41bは、その未使時のスパッタ面 411が、処理基板 Sに平行な同一平面上に位置するように並設され、各ターゲット 41a、 41bの向かい合う側面 412相互の間には、アノードやシールドなどの構成部品を何ら設けていない。各ターゲット 41a、 41bの外形寸法は、各ターゲット 41a、 41bを並設した際に処理基板 Sの外形寸法より大きくなるように設定して、る。

[0033] また、力ソード電極 Cは、各ターゲット 41a、 41bの後方に位置して磁石組立体 5を装備している。磁石組立体 5は、各ターゲット 41a、 41bに平行に設けられた支持板 5 1を有する。この支持板 51は、各ターゲット 41a、 41bの横幅より小さく、ターゲット 41 a、 41bの長手方向に沿ってその両側に延出するように形成した長方形状の平板から構成され、磁石の吸着力を増幅する磁性材料製である。支持板 51上には、ターゲット 41a、 41bの長手方向に沿った棒状の中央磁石 52と、支持板 51の外周に沿って設けた周辺磁石 53とが設けられている。この場合、中央磁石 52の同磁ィ匕に換算したときの体積を、例えば周辺磁石 52の同磁ィ匕に換算したときの体積の和 (周辺磁石：中心磁石：周辺磁石 = 1 : 2 : 1)に等しくなるように設計して、る。

[0034] これにより、各ターゲット 41a、 41bの前方に、釣り合った閉ループのトンネル状の磁束がそれぞれ形成され、ターゲット 41a、 41bの前方で電離した電子及びスパッタリングによって生じた二次電子を捕捉することで、ターゲット 41a、 41bのそれぞれ前方での電子密度を高くしてプラズマ密度を高くできる。また、一対のターゲット 41a、 41bには、交流電源 Eからの出力ケーブル Kがそれぞれ接続され、一対のターゲット 4 la、 4 lbに、所定の周波数（ 1〜400KHz)で交互に極性をかえて電圧が印加できる。

[0035] 図 2に示すように、交流電源 Eは、電力の供給を可能とする電力供給部 6と、所定の周波数で交互に極性をかえて電圧を各ターゲット 41a、 41bに出力する発振部 7とから構成される。この場合、出力電圧の波形については、略正弦波であるが、これに限定されるものではなぐ例えば略方形波でもよ、。

[0036] 電力供給部 6は、その作動を制御する第 1の CPU回路 61と、商用の交流電力（3 相 AC200V又は 400V)が入力される入力部 62と、入力された交流電力を整流して直流電力に変換する 6個のダイオード 63とを有し、直流電力ライン 64a、 64bを介して直流電力を発振部 7に出力する役割を果たす。 [0037] また、電力供給部 6には、直流電力ライン 64a、 64b間に設けたスイッチングトランジスタ 65と、第 1の CPU回路 61に通信自在に接続され、スイッチングトランジスタ 65のオン、オフを制御する第 1のドライバー回路 66a及び第 1の PMW制御回路 66bとが設けられている。この場合、電流検出センサ及び電圧検出トランスを有し、直流電力ライン 64a、 64b間の電流、電圧を検出する検出回路 67a及び AD変換回路 67bが設けられ、検出回路 67a及び AD変換回路 67bを介して CPU回路 61に入力されるようになつている。

[0038] 他方、発振部 7には、第 1の CPU回路 61に通信自在に接続された第 2の CPU回路 71と、直流電力ライン 64a、 64b間に設けた発振用スィッチ回路 72を構成する 4個の第 1乃至第 4のスイッチングトランジスタ 72a、 72b, 72c, 72dと、第 2の CPU回路 7 Uこ通信自在【こ接続され、各スイッチング卜ランジスタ 72a、 72b, 72c, 72dの才ン、オフを制御する第 2のドライバー回路 73a及び第 2の PMW制御回路 73bとが設けられている。

[0039] そして、第 2のドライバー回路 73a及び第 2の PMW制御回路 73bによって、例えば第 1及び第 4のスイッチングトランジスタ 72a、 72dと、第 2及び第 3のスイッチングトランジスタ 72b、 72cとのオン、オフのタイミングが反転するように各スイッチングトランジスタ 72a、 72b、 72c、 72dの作動を制御すると、発振用スィッチ回路 72からの交流電カライン 74a、 74bを介して正弦波の交流電力が出力できる。この場合、発振電圧、発振電流を検出する検出回路 75a及び AD変換回路 75bが設けられ、検出回路 75a 及び AD変換回路 75bを介して第 2の CPU回路 71に入力されるようになっている。

[0040] 交流電力ライン 74a、 74bは、直列もしくは並列またはこれらを組合わせた共振用 L C回路を経て公知の構造を有する出力トランス 76に接続され、出力トランス 76からの出力ケーブル Kがー対のターゲット 41a、 4 lbにそれぞれ接続されている。この場合、電流検出センサ及び電圧検出トランスを有し、一対のターゲット 41a、 41bへの出力電圧、出力電流を検出する検出回路 77a及び AD変換回路 77bが設けられ、検出回路 77a及び AD変換回路 77bを介して第 2の CPU回路 71に入力されるようになっている。これにより、スパッタリング中、交流電源 Eを介して一定の周波数で交互に極性をかえて一対のターゲット 41a、 41bに一定の電圧が印加できる。 [0041] また、検出回路 77aからの出力は、出力電圧と出力電流との出力位相及び周波数を検出する検出回路 78aに接続され、この検出回路 78aに通信自在に接続された出力位相周波数制御回路 78bを介して、出力電圧と出力電流の位相及び周波数が第 2の CPU回路 71に入力されるようになっている。これにより、第 2の CPU回路 71からの制御信号で第 2のドライバー回路 73aによって発振用スィッチ回路 72の各スィッチングトランジスタ 72a、 72b, 72c, 73dのオン、オフを制御し、出力電圧と出力電流の位相が相互に略一致するように制御でき、出力位相周波数制御回路 78b、第 2の CP U回路 71及び第 2のドライバー回路 73aが位相調節手段を構成する。

[0042] そして、基板搬送手段によって処理基板 Sを一対のターゲット 41a、 41bと対向した位置に搬送し、ガス導入手段 3を介して所定のスパッタガスを導入する。交流電源 E を介して一対のターゲット 41a、 41bに交流電圧を印加し、各ターゲット 41a、 41bをアノード電極、力ソード電極に交互に切替え、アノード電極及び力ソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成する。これにより、プラズマ雰囲気中のイオンが力ソード電極となった一方のターゲット 41a、 41bに向けて加速されて衝撃し、ターゲット原子が飛散されることで、処理基板 S表面に薄膜が形成される。

[0043] この場合、磁石組立体 5に、図示しないモータなどの駆動手段を設け、この駆動手段によって、ターゲット 41a、 41bの水平方向に沿った 2箇所の位置の間で平行かつ等速で往復動させるようにし、ターゲット 41a、 41b全面に亘つて均等に侵食領域が得られるようにしている。

[0044] ところで、上記グロ一放電中では、何らかの原因により、アーク放電が発生することが知られており、このアーク放電が一対のターゲット 41a、 41bで局所的に生じると、パーティクルゃスプラッシュの発生などの問題を誘発することから、良好に薄膜を形成するには、迅速にアーク放電発生の検出して、交流電源 Eからの出力を直ちに遮断する必要がある。

[0045] 本実施の形態では、発振部 7に、一対のターゲット 41a、 41bへの出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間である電圧降下を検出するアーク検出手段 8を設けることとした。そして、アーク検出手段 8でアーク放電発生を検出すると、電圧降下アーク出力信号を、通信自在に接続した第 2の CPU回路 71に出力し、第 2の CPU回路 71と通信自在な第 1の CPU回路 71からの制御信号で第 1のドライバー回路 66aによってスイッチングトランジスタ 65の作動を制御し、一対のターゲット 41a、 41bへの出力を直ちに遮断することとした。

[0046] この場合、第 2の CPU回路 71からの制御信号で第 2のドライバー回路 73aによって、例えば交流電力ライン 74a、 74b相互の間の電位が同一となるように、発振用スイツチ回路 72の各スイッチングトランジスタ 72a、 72b, 72c, 72dの作動を制御し、一対のターゲット 41a、 41bへの出力を直ちに遮断してもよい。

[0047] 図 3 (a)乃至図 3 (e)に示すように、アーク検出手段 8は、検出回路 77aからの出力電圧、出力電流を増幅する電流センサアンプ 81及び電圧トランスアンプ 82と、電流センサアンプ 81及び電圧トランスアンプ 82で増幅された出力電流波形及び出力電圧波形の絶対値を検出する第 1の絶対値検出回路 83a及び第 2の絶対値検出回路 83bとを有する。また、アーク検出手段 8は、第 1及び第 2の絶対値検出回路 83a、 8 3bからのそれぞれ絶対値と、予め設定した電流ゲート検出レベル及び電圧パルス検出レベルとが入力される比較器 841をそれぞれ有する電流ゲート発生回路 84a及び電圧パルス発生回路 84bと、電流ゲート発生回路 84a及び電圧パルス発生回路 84b 力もの電流ゲート信号及び電圧ノルス信号がそれぞれ入力される電圧降下検出回路 85とを有する。この場合、予め設定される電流ゲート検出レベル及び電圧パルス検出レベル (所定値）は、例えば、一対のターゲット 41a、 41bへの電力供給部 6からの出力に応じて変化させ、より高精度にアーク検知できるようにしてもょ、。

[0048] 次に、アーク検出回路 8でのアーク放電発生の検出について説明する。先ず、電力供給部 6の第 1の CPU回路 61からの制御信号でスイッチングトランジスタ 65を制御し、直流電力ライン 64a、 64bを介して発振部 7に直流電力を供給する。次いで、第 2の CPU回路 71からの制御信号で第 1乃至第 4のスイッチングトランジスタ 72a、 72b、 7 2c、 72dの作動を制御し、一対のターゲット 41に交流電圧を印加する。この場合、電流降下検出回路 85にリセット信号を入力してリセットする（図 3 (c)参照)。

[0049] 次いで、検出回路 77aを経て第 1の絶対値検出回路 83aからの電流波形の絶対値と、電流ゲート検出レベルとを電流ゲート発生回路 84aの比較器 841に入力し、その絶対値が電流ゲート検出レベルを超えて、る場合、真空チャンバ 11内にグロ一放電が生じているとみなし、電流降下検出回路 85に正常放電信号を入力する（図 3 (c)参照)。この場合、出力電圧波形と出力電流波形の位相が相互に略一致した後、正常放電信号を入力することが好まし、。

[0050] 次いで、第 1及び第 2の絶対値検出回路 83a、 83bからの各絶対値と、電流ゲート検出レベル及び予め設定した電圧パルス検出レベルとを各比較器 841に入力し、それに基づいて電流ゲート発生回路 84a及び電圧パルス発生回路 84bから電流ゲート信号及び電圧パルス信号を電圧降下検出回路 85に入力すると共に、高速クロック信号を電圧降下検出回路 85に入力してアーク放電発生の検出を開始する（図 3 (c)参照)。

[0051] ここで、一対のターゲット 41a、 41b相互間でアーク放電が発生した場合、先ず、一対のターゲット 41a、 41bへの出力電圧が降下し、その後、出力電流が急激に増加する。この場合、電流ゲート信号は" 1 " (オン状態)のままであるが、電圧パルス信号のみが "0 " (オフ状態）となる（図 3 (b)参照)。つまり、アーク放電発生の検出においては、電圧降下検出回路 85で、電流ゲート信号力 0"であるかを判断し、電流ゲート信号が "0 "とき、電流ゲート信号オフ状態となる。次いで、電流ゲート信号が〃 1Ίこなると、電圧パルス降下待ち状態となり、この場合、電圧パルス信号力 S〃l〃であるかを判断し、電圧パルス信号力 i"であれば正常なグロ一放電が発生して、ると判断する。そして、電流ゲート信号が" 0〃になったとき、電圧パルス信号が "0 "となれば、電流ゲート信号オフ状態に戻る。

[0052] それに対して、電流ゲート信号力 1"である電圧パルス降下待ち状態で、電圧パルス信号が "0 "となった場合、電圧降下が発生し、アーク放電が発生したと判断する（図 3 (d)参照)。この場合、高速クロック信号の 1クロックまたは 2クロック分の遅延で電圧降下を検出できるため、迅速にアーク放電の発生を検出できる（図 3 (e)参照)。

[0053] アーク検出手段 8によってアーク放電発生を検出すると、アーク放電発生が第 2の CPU回路 71に出力され、例えば第 2の CPU回路 71からの制御信号で第 2のドライバー回路 73aによって、発振用スィッチ回路 72の各スイッチングトランジスタ 72a、 72 b、 72c、 72dの作動を制御し、一対のターゲット 41a、 41bへの出力が遮断される。

[0054] これにより、一対のターゲット 41a、 41bへの出力電圧波形の電圧降下時間の長短からアーク放電発生を直接検出することで、ターゲット 41a、 41b相互間の電流値の変化やターゲット 41a、 41bへの出力電圧の実効値や平均値を求めてアーク放電を検出するものと比較して、迅速にアーク放電発生を検出して交流電源 E力の出力を遮断できる。その結果、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止でき、その上、出力電流が流れている時に電圧降下の発生を検出するため、例えばアーク放電の誤検知を少なくできる。

[0055] 図 4 (a)乃至図 4 (e)を参照して説明すれば、 80は、他の実施の形態に係るアーク検出手段である。このアーク検出手段 80は、出力電圧のみ力もアーク放電の発生を検出するものであり、検出回路 77aからの出力電圧を増幅する電圧トランスアンプ 81 0と、電圧トランスアンプ 810で増幅した出力電圧波形の絶対値を検出する絶対値検出回路 820とを有する。また、アーク検出手段 80は、絶対値検出回路 820からの絶対値と、電圧パルス検出レベルとがそれぞれ入力される比較器 830aを設けた電圧パルス発生回路 830と、電圧パルス発生回路 830からの電圧パルス信号が入力される電圧降下検出回路 840及びパルス幅検出ゲート発生器 841を有する。

[0056] 次に、アーク検出回路 80でのアーク放電発生の検出について説明する。先ず、上記と同様に交流電源 Eを作動させて一対のターゲット 41a、 41bに交流電圧を印加する。この場合、電圧降下検出回路 840にリセット信号を入力してリセットする（図 4 (c) 参照)。

[0057] 次いで、絶対値検出回路 820からの絶対値と、予め設定した電圧パルス検出レべルとを比較器 830aに入力し、電圧パルス発生回路 830から電圧パルス信号を電圧降下検出回路 840に出力すると共に、正常放電信号及び高速クロック信号を電圧降下検出回路 840に入力してアーク放電発生の検出を開始する（図 4 (c)参照)。そして、電圧降下検出回路 840に入力された電圧パルス信号から、パルス幅検出ゲート発生器 841にお、て正常なグロ一放電状態であるパルス幅をもった電圧ゲート信号を作り、電圧ゲート信号は" 1 " (オン状態)のままで、電圧ノルス信号のみが "0 " (オフ状態)となったとき、出力電圧の降下からアーク放電発生が検出される（図 4 (b)参照

) o

[0058] 即ち、アーク放電発生の検出においては、電圧降下検出回路 840で、電圧ゲート信号が〃0 "であるとき、電圧ゲート信号オフ状態である。次いで、電圧ゲート信号が" 1 "になると、電圧パルス信号降下待ち状態となり、この場合、電圧パルス信号力〃 1〃であるかを判断し、この状態では正常なグロ一放電が発生していると判断する。そして、電圧ゲート信号が" 0〃になったとき、電圧パルス信号も "0 "となれば、電圧ゲート信号オフ状態に戻る。

[0059] それに対して、電圧ノルス信号降下待ち状態で、電圧パルス信号が "0"となった場合に、電圧降下が発生し、アーク放電が発生したと判断する（図 4 (d)参照)。この場合、高速クロック信号の 1クロックまたは 2クロック分の遅延で電圧降下を検出できるため、迅速にアーク放電の発生を検出できる（図 4 (e)参照)。

[0060] これにより、一対のターゲット 41a、 41b相互間の電圧のみでアーク放電発生を検出するため、電圧と電流との位相のずれを考慮する必要がなぐ起動時など電圧と電流の位相が一致しない場合でもアーク放電発生を検出できる。

[0061] 尚、上記実施の形態では、絶対値を介して電圧ゲート信号を直接作ることとしたが、これに限定されるものではなぐ例えば、相対的に検出する電圧幅の大きさを変化させるようにしてもよい。この場合、他の方法でアーク放電でない状態のものを検出しておき、これからアーク放電でない場合の電圧幅を相対的に決め、それを基準にァーク時の電圧幅が小さくなることを検出するようにしてもよい。

[0062] 図 5 (a)及び図 5 (b)を参照して説明すれば、 9は、さらに他の実施の形態に係るァーク検出手段である。このアーク検出手段 9もまた、出力電圧のみ力もアーク放電の発生を検出するものであり、検出回路 77aからの出力電圧を増幅する電圧トランスァンプ 91と、出力電圧のノイズの除去を可能とする公知のノイズフィルター 92と微分回路 93とを有する。この微分回路 93からの出力は絶対値検出回路 94に入力され、この絶対値と、電圧微分波形検出レベルとがそれぞれ入力される比較器 95aを設けた電圧パルス発生回路 95が設けられて、る。

[0063] 次に、アーク検出回路 9でのアーク放電の発生の検出について説明する。先ず、上記と同様に交流電源 Eを作動させて一対のターゲット 41a、 41bに交流電圧を印加する。次いで、微分回路 93を経た絶対値検出回路 94からの絶対値と、予め設定した電圧微分波形検出レベルとを比較器 95aに入力する。この場合、絶対値が、電圧微分波形検出レベルより低い場合には、正常なグロ一放電が発生していると判断する。それに対して、絶対値が、電圧微分波形検出レベルを超えた場合には、アーク放電が発生したと判断する（図 5 (b)参照)。

[0064] これにより、アーク放電検出回路 9を、簡単な回路構成で実現でき、その上、ターゲット 41a、 41b相互間の電圧のみでアーク放電の発生を検出するため、電圧と電流との位相のずれを考慮する必要がなぐ起動時など電圧と電流の位相が一致しな、場合でもアーク放電の発生を検出できる。

[0065] 図 6 (a)及び図 6 (b)を参照して説明すれば、 90は、さらに他の実施の形態に係るアーク検出手段である。このアーク検出手段 90は、出力電圧波形及び出力電流波形の差分波形力アーク放電の発生を検出するものであり、検出回路 77aからの出力電圧及び出力電流を増幅する電流センサアンプ 910及び電圧トランスアンプ 920 と、出力電圧波形及び出力電流波形のノイズの除去を可能とする公知のノイズフィルター 930a、 930bと、ノイズフィルター 930a、 930bを経た出力電圧波形及び出力電流波形の振幅が略一致するように調節する第 1及び第 2の各ゲイン調整回路 940a、 940bとを有する。

[0066] また、アーク検出手段 90は、第 1及び第 2の各ゲイン調整回路 940a、 940bを経た出力電圧波形と出力電流波形とがそれぞれ入力され、それらの差に応じて差動する公知の構造の差動アンプ 950と、差動アンプ 950からの差分波形の絶対値を検出する絶対的検出回路 960と、この絶対値と、差分波形検出レベルとがそれぞれ入力される比較器 970aを設けた差分波形検出回路 970とを有する。

[0067] 次に、アーク検出回路 90でのアーク放電の発生の検出について説明する。先ず、上記と同様に交流電源 Eを作動させて一対のターゲット 41a、 41bに交流電圧を印加する。次いで、第 2の CPU回路 71からの制御信号で第 2のドライバー回路 73aによつて発振用スィッチ回路 72の各スイッチングトランジスタ 72a、 72b, 72c, 73dのオン、オフを制御し、出力電圧と出力電流の位相が相互に略一致するように制御する。

[0068] 次いで、検出回路 77aで検出された出力電圧及び出力電流に応じて、第 2の CPU 回路 71によって、電流ゲイン調整信号及び電圧ゲイン調整信号を、第 1及び第 2の各ゲイン調整回路 940a、 940bにそれぞれ入力し、第 1及び第 2の各ゲイン調整回路 940a、 940bによって、出力電圧波形、出力電流波形の振幅が略一致するように調整した後、出力電圧波形、出力電流波形を差動アンプ 950に入力する。

[0069] 次いで、差動アンプ 950から絶対値検出回路 960を経た差分波形の絶対値と、予め設定した差分波形検出レベルとを比較器 970aに入力する。この場合、差分波形の絶対値が、差分波形検出レベルより低い場合には、正常なグロ一放電が発生していると判断する。それに対して、絶対値が、差分波形検出レベルを超えた場合には、アーク放電が発生したと判断する（図 6 (b)参照)。

[0070] これにより、アーク検出の際に用いる波形を、適宜調節した電流波形と電圧波形の差分から合成したものとすることで、アーク放電が発生した場合にはその差分波形の出力がさらに大きな出力波形となるため（図 6 (b)参照）、ノイズの影響を受け難くでき、その結果、誤検出を少なくできる。

[0071] 尚、上記実施の形態では、真空チャンバ 11内に対をなす 2個のターゲット 41a、 41 bを配置したものについて説明したが、これに限定されるものではなぐ複数（3枚以上）のターゲットを並設し、少なくとも 2枚のターゲットに対し交互に交流電圧が印加さされるように 1個の交流電源を割当てたものにも、本発明のアーク検知方法は適用できる。

図面の簡単な説明

[0072] [図 1]本発明のスパッタリング装置を模式的に示す図。

[図 2]交流電源を説明する図。

[図 3] (a)はアーク検出手段を概略的に説明する図。 (b)は、電流波形、電圧波形からの信号のアーク放電発生時の変化を説明する図。（c)は電圧降下検出回路への信号の入力を説明する図。（d)はアーク放電検出を説明するフロー図。（e)は、 (b) に示すアーク放電発生時の信号の変化を拡大して示す図。

[図 4] (a)は、他の形態に係るアーク検出手段を概略的に説明する図。 (b)は、電圧波形からの信号のアーク放電発生時の変化を説明する図。（c)は電圧降下検出回路への信号の入力を説明する図。（d)はアーク放電検出を説明するフロー図。（e)は、 (b)に示すアーク放電発生時の信号の変化を拡大して示す図。

[図 5] (a)は、さらに他の形態に係るアーク検出手段を概略的に説明する図。（b)は、電圧波形のアーク放電発生時の変化を説明する図。

[図 6] (a)は、さらに他の形態に係るアーク検出手段を概略的に説明する図。差分波形のアーク放電発生時の変化を説明する図。

符号の説明

1 スパッタリング装置

41a、 41b ターゲット

6 電力供給部

7 発振部

8 アーク検出手段

E 交流電源

K 電源ケーブル

Claims

請求の範囲

[1] 真空チャンバ内に設けた一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、力ソード電極に交互に切替え、アノード電極及び力ソード電極間にグロ一放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするスパッタリング方法であって、前記一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断した場合、前記交流電源からの出力を遮断することを特徴とするスパッタリング方法。

[2] 前記一対のターゲット相互間の出力電流波形を検出し、この出力電圧波形の絶対値が所定値を超えると、前記グロ一放電が生じているとみなし、この出力電流波形の絶対値カゝら電流ゲート信号を作ると共に、前記出力電圧波形の絶対値から電圧パルス信号を作り、この電流ゲート信号のオン状態において電圧パルス信号がオフ状態になると、前記出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断することを特徴とする請求項 1記載のスパッタリング方法。

[3] 前記スパッタリング中、前記ターゲットへの出力電流波形、出力電圧波形の位相が略一致するように制御することを特徴とする請求項 1または請求項 2記載のスパッタリング方法。

[4] 前記所定値を、交流電源から一対のターゲットへの投入電力に応じて変化させることを特徴とする請求項 2または請求項 3記載のスパッタリング方法。

[5] 前記出力電圧波形の絶対値カゝら電圧パルス信号を作ると共に、この電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなつた場合に、前記出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断することを特徴とする請求項 1記載のスパッタリング方法。

[6] 前記所定値を、出力電圧波形の絶対値から直接決定するか、またはアーク放電の発生しない場合のパルス幅を予め測定して相対的に決定することを特徴とする請求項

5記載のスパッタリング方法。

[7] 前記出力電圧波形の電圧降下に比例する微分波形を検出し、この微分波形が所定値を超えて大きくなつた場合に、前記出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断することを特徴とする請求項 1記載のスパッタリング方法。

[8] 前記微分波形を検出するのに先立って、フィルター回路を介して出力電圧波形のノィズを除去することを特徴とする請求項 7記載のスパッタリング方法。

[9] 前記出力電圧波形が略正弦波であることを特徴とする請求項 7または請求項 8記載のスパッタリング方法。

[10] 前記一対のターゲット相互間の出力電流波形を検出し、前記出力電圧波形と出力電流波形との位相及び振幅が略一致するように調節した後にこれらの波形の差分波形を検出し、この差分波形が所定値を超えて大きくなつた場合に、前記出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間であると判断することを特徴とする請求項 1記載のスパッタリング方法。

[11] 前記差分波形を検出するのに先立って、フィルター回路を介して出力電圧波形及び出力電流波形のノイズを除去することを特徴とする請求項 10記載のスパッタリング方法。

[12] 前記出力電圧波形及び出力電流波形が略正弦波であることを特徴とする請求項 10 または請求項 11記載のスパッタリング方法。

[13] 真空チャンバ内に設けた一対のターゲットと、この一対のターゲット間に、所定の周波数で交互に極性をかえて電圧を印加する交流電源とを備え、前記ターゲットへの出力電圧波形の電圧降下時間が正常なグロ一放電時よりも短時間である電圧降下を検出するアーク検出手段と、アーク検出回路力もの出力で交流電源力もの出力を遮断する遮断手段とを設けたことを特徴とするスパッタリング装置。

[14] 前記交流電源に、一対のターゲットへの出力電圧波形及び出力電流波形の位相を略一致させる位相調節手段を設けたことを特徴とする請求項 13記載のスパッタリング装置。

[15] 前記アーク検出手段は、前記一対のターゲット相互間の出力電流波形及び出力電圧波形の絶対値を検出する第 1絶対値検出回路及び第 2絶対値検出回路と、第 1絶対値検出回路及び第 2絶対値検出回路からの絶対値及び検出レベルがそれぞれ入力される比較器を設けた電流ゲート信号発生回路及び電圧パルス信号発生回路と、電流ゲート信号発生回路及び電圧パルス信号発生回路からの電流ゲート信号及び電圧パルス信号とがそれぞれ入力される電圧降下検出回路とから構成され、この電流ゲート信号のオン状態において電圧ゲート信号がオフ状態になると、正常なグロ一放電時よりも短時間である電圧降下を検出することを特徴とする請求項 13または請求項 14記載のスパッタリング装置。

[16] 前記アーク検出手段は、前記一対のターゲット相互間の出力電圧波形の絶対値を検出する絶対値検出回路と、この絶対値検出回路からの絶対値及び検出レベルが入力される比較器を設けた電圧パルス発生回路と、電圧パルス発生回路力ゝらの電圧パルス信号が入力される電圧降下検出回路とから構成され、電圧降下検出回路に入力された電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなつた場合に、正常なグロ一放電時よりも短時間である電圧降下を検出することを特徴とする請求項 13または請求項 14記載のスパッタリング装置。

[17] 前記アーク検出手段は、前記一対のターゲット相互間の出力電圧波形の電圧降下に比例する微分波形を検出する微分回路と、この微分回路からの電圧波形の絶対値を検出する絶対値検出回路と、絶対値検出回路力ゝらの絶対値と検出レベルとが入力される比較器を有する電圧微分波形回路とから構成され、この微分波形の絶対値が所定値を超えて大きくなつた場合に、正常なグロ一放電時よりも短時間である電圧降下を検出することを特徴とする請求項 13または請求項 14記載のスパッタリング装置。

[18] 前記アーク検出手段は、前記一対のターゲット相互間の出力電圧波形及び出力電流波形の振幅が略一致するように調節する第 1及び第 2の各ゲイン調整回路と、各ゲイン調整回路力の出力電圧波形及び出力電流波形の差分波形を検出する差動ァンプと、この差動アンプからの差動波形の絶対値を検出する絶対値検出回路と、絶対値検出回路力の差動波形と検出レベルとが入力される比較器を有する差分波形検出回路とから構成され、この差動波形の絶対値が所定値を超えて大きくなつた場合に、正常なグロ一放電時よりも短時間である電圧降下を検出することを特徴とする請求項 13または請求項 14記載のスパッタリング装置。