JPH11200036A - 薄膜の製造方法、及びこのためのスパッタリング装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＣスパッタリングによる薄膜の製造方法
において、スプラッシュ（薄膜と同一材料の塊状異物）
による微少欠陥の生成が著しく少ないものを提供する。
特には、平面表示装置用アレイ基板の製造方法におい
て、スプラッシュに起因する不良を著しく少なくできる
とともに、プリスパッタリングに要する時間を大幅に低
減することができるものを提供する。 【解決手段】スパッタリング室内におけるアーク放電の
発生について、カソード・アノード電極間の電圧降下を
検出することにより検知して、アーク放電の発生後１マ
イクロ秒以内に、電力供給を遮断し、電力遮断後、５〜
１５マイクロ秒の後に電力供給を再開する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＣスパッタリン
グにより、基板上に金属等の薄膜を製造する薄膜の製造
方法及びそのための装置に関する。特には、平面表示装
置のアレイ基板の製造工程に用いられる、金属薄膜の製
造方法及び製造装置に関する。

【０００２】

【従来の技術】基板上に金属等の薄膜を形成する方法と
して、良質の薄膜を効率よく製造することができるＤＣ
スパッタリングによる方法が広く用いられている。

【０００３】ＤＣスパッタリングを行う装置について、
マグネトロン方式のものを（ＤＣマグネトロンスパッタ
リング装置）例にとり、図９の模式図を用いて説明す
る。

【０００４】図示の例では、減圧されたスパッタ室１０
０中、下方の載置台（サセプター）１１４には、薄膜が
堆積される基板１０３が載置され、スパッタ室１００の
上方には薄膜材料のソースとなるターゲット板１１３が
支持板（バッキングプレート）に固着されている。これ
により、基板１０３と、平板状のターゲット板１１３と
が上下から向き合うように配される。また、ターゲット
板の背面側には、上方からスパッタマグネット１０２が
近接して配される。

【０００５】ＤＣ電源１１２の負極がケーブル配線１１
０、及びバッキングプレートを介してターゲット板１１
３に接続され、ＤＣ電源１１２の正極がケーブル配線１
１０を介して基板の載置台１１４及びアース線１１５に
接続される。また、スパッタ室１００は、減圧されて、
アルゴンガス等のスパッタリングガスが導入される。

【０００６】ＤＣ電源１１２によりターゲット板１１３
と基板載置台１１４との間に数百ボルトの負の電圧が印
加されると、マグネトロン放電によるプラズマが発生し
てスパッタリングガスが正イオン化される。そして、こ
のイオンが加速されてターゲット板１１３に衝突するこ
とにより、ターゲット原子がスパッタされて（はじき出
されて）基板上に堆積される。

【０００７】このようなＤＣスパッタリングは、例え
ば、平面表示装置のアレイ基板における金属薄膜の成膜
に用いられている。特には、各表示画素毎にスイッチ素
子が配置されたアクティブマトリクス型の液晶表示装置
のアレイ基板の製造においてＤＣスパッタリングが一般
に用いられている。

【０００８】アクティブマトリクス型の液晶表示装置
は、低消費電力、高画質等の優れた性能により、ノート
ＰＣ、カーナビゲーション装置、超小型ＴＶ等において
広く用いられているものである。

【０００９】アクティブマトリクス型液晶表示装置は、
アレイ基板と対向基板との間に配向膜を介して液晶層が
保持されて成っている。アレイ基板は、ガラスや石英等
の透明絶縁基板上に複数本の信号線と走査線とが格子状
に配置され、各交点部分には活性層にアモルファスシリ
コン（以下、ａ−Ｓｉ：Ｈと略称する。）やポリシリコ
ン（以下、ｐ−Ｓｉと略称する。）等の半導体薄膜を用
いた薄膜トランジスタ（以下、ＴＦＴと略称する。）が
接続されている。そしてＴＦＴのゲート電極は走査線
に、ドレイン電極は信号線にそれぞれ電気的に接続さ
れ、さらにソース電極は画素電極を構成する透明導電材
料、例えばＩＴＯ(Indium-Tin-Oxide)の層に電気的に接
続される。

【００１０】アクティブマトリクス型液晶表示装置のア
レイ基板の製造においては、例えば、走査線及びＴＦＴ
のゲート電極を含む第１導電層パターンと、信号線及び
ＴＦＴのソース・ドレイン電極を含む第２導電層パター
ンとが、ＤＣスパッタリングによる成膜とこれに続くパ
ターニングにより形成される。

【００１１】上記のような平面表示装置のアレイ基板を
製作するための薄膜の製造工程にあっては、大面積（例
えば５５０ｍｍ×６５０ｍｍ）のガラス基板上に堆積さ
れる薄膜の膜厚分布を均一にするために、前後に長い角
棒状のスパッタマグネット１０２が、スパッタ工程中に
左右に往復運動される。

【００１２】

【発明が解決しようとする課題】ところが、ＤＣスパッ
タリングによって基板上に一様に堆積されていく薄膜の
層の中には、図１０の模式図に示すように、スプラッシ
ュ（スプラッツ）１０６と呼ばれる同一材料の塊状異物
が形成されることがあり、これが、基板１３０上に形成
される薄膜１３１の不良の原因となるので問題となって
いる。

【００１３】スプラッシュが、アクティブマトリクス型
液晶表示装置用アレイ基板のゲート電極を形成するため
の金属薄膜形成工程において発生した場合には、スプラ
ッシュの径が通常数μｍであるので、ゲート電極を被覆
する酸化膜絶縁膜の膜厚ではこのスプラッシュを被覆で
きず、ゲート電極の上層に形成される信号線の金属層と
接触する。したがって、層間ショートを引き起こし、そ
れだけアレイ基板の製品歩留まりを低下させてしまう。

【００１４】また、ドレイン電極を形成するための金属
薄膜形成工程においてスプラッシュが発生した場合に
は、アレイ基板と対向基板とを組み合わせて液晶パネル
を組み立てた際に、対向基板上の共通電極（コモン電
極）との電気的接触（コモンショート）により液晶パネ
ルの歩留まりを低下させてしまう。

【００１５】さらに、平面表示装置の高精細化に対応し
てアレイ基板の導電層パターンが微細なパターンである
場合に、同一の導電層内の隣接する配線パターン間にス
プラッシュによるショートが生じる場合もある。例え
ば、ソース電極とドレイン電極との間の狭小な間隙にス
プラッシュが付着した場合にはＴＦＴの不良を引き起こ
す。

【００１６】スプラッシュの発生を抑えるためには、一
般には、(1)ターゲット板１１３表面に付着した汚染物
質やゴミの粒子を除去するためのプリスパッタリング処
理を充分に行う、(2)アーク放電が発生した場合に電源
を遮断するといったことが考えられる。

【００１７】しかし、上記(1)のように、プリスパッタ
リング処理の時間をあまり長くとると、それだけスパッ
タリング装置の生産性を損ない生産コストを上昇させる
こととなる。一方、上記(2)のように電源を遮断した場
合にも、必ずしもスプラッシュの発生を充分には抑えら
れなかった。また、電源遮断後、電源供給を再開したと
きにスパッタ電流が不安定となることが多く、このた
め、再びアーク放電が発生して再度スプラッシュの発生
を誘発するといった問題があった。

【００１８】そこで、本発明は、上記問題点に鑑み、Ｄ
Ｃスパッタリングによる薄膜の製造方法及びそのための
スパッタリング装置において、微少欠陥をなすスプラッ
シュの生成が著しく少ないものを提供する。特には、平
面表示装置用アレイ基板の製造方法及び装置において、
スプラッシュに起因する不良を著しく少なくできるとと
もに、プリスパッタリングに要する時間を大幅に低減す
ることができるものを提供する。

【００１９】

【課題を解決するための手段】請求項１記載の、反応室
内に基板を配置し、ＤＣスパッタリングにより薄膜を堆
積する薄膜の製造方法は、カソード・アノード電極間の
電圧降下の検出によりアーク放電の発生を検知する検知
ステップと、前記検知に基づき、前記アーク放電の発生
後１マイクロ秒以内に、前記カソード・アノード電極間
に電圧を印加する電力供給を遮断する電力遮断ステップ
と、前記電力遮断後、５〜１５マイクロ秒の後に前記電
力供給を再開してスパッタリングを再び開始する再開始
ステップとを備えたことを特徴とする、薄膜の製造方法
である。

【００２０】このような構成により、スプラッシュに起
因する不良を著しく低減することができ、また、プリス
パッタリングに要する時間を大幅に低減することができ
る。

【００２１】また、請求項５記載のＤＣスパッタリング
装置は、内部に基板を保持可能なスパッタリング室と、
前記スパッタリング室内に配置されるカソード及びアノ
ード電極と、前記カソード・アノード電極間にスパッタ
リング用電圧を印加する電力供給手段と、前記スパッタ
リング室内におけるアーク放電の発生を前記カソード・
アノード電極間の電圧降下を検出することにより検知す
る検知手段と、この検知に基づき、前記アーク放電の発
生後１マイクロ秒以内に、前記スパッタリング室内の前
記カソード・アノード電極間に印加される前記スパッタ
リング用電圧を遮断しスパッタリングを停止する電力遮
断手段と、前記遮断後、５〜１５マイクロ秒の後に前記
スパッタリング用電圧の印加を再開してスパッタリング
を再び開始する再開手段とを備えたことを特徴とするＤ
Ｃスパッタリング装置である。

【００２２】

【発明の実施の形態】本発明のＤＣスパッタリングによ
る薄膜の製造方法について、アクティブマトリクス型液
晶表示装置用アレイ基板の製造に関連した実施例によ
り、図１〜８及び表１〜３を用いて説明する。

【００２３】まず、本実施例で用いたマグネトロン方式
のＤＣスパッタリング装置について、図１〜３を用いて
説明する。

【００２４】図１は、ＤＣスパッタリング装置のスパッ
タ室についての極めて模式的な配線接続図である。

【００２５】スパッタ室１は、本実施例において、０．
６Ｐａに減圧されており、スパッタガスとしてアルゴン
（Ａｒ）ガスが導入されている。一定の電力を供給する
ＤＣ電源１２により、カソード電極（陰極）であるター
ゲット板１３と、アノード電極（陽極）である基板載置
台１４との間に電圧が印加されると、スパッタマグネッ
ト２の作用により、ターゲット板１３の表面にマグネト
ロン放電によるプラズマが発生する。プラズマ化により
正イオンとなったアルゴンガスが、電場により加速され
てターゲット板１３に衝突し、これによりターゲット原
子がスパッタされて基板３上に薄膜を形成する。本実施
例においては、ＤＣ電源１２によって、アノード・カソ
ード間に、定常スパッタリング時には約７００Ｖの電圧
が印加されており、ＤＣ電源１２の正極側がアース線１
５に接続している。

【００２６】ＤＣ電源１２と、スパッタ室の電極１３，
１４との間には、アーク放電遮断装置１１が備えられ
る。

【００２７】アーク放電遮断装置１１には、アーク放電
が開始する際のアノード・カソード間電圧（スパッタ電
圧）の急激な降下を検知するための電圧計等のサージ電
圧検知装置と、サージ電圧が検知された場合に所定時間
以内に急速に電力供給を遮断する遮断回路と、精密な所
定時間後に電力供給の再開を行う電力供給再開回路とが
備えられる。本発明の方法においては、電圧の異常の発
生すなわちアーク放電の発生から１マイクロ秒以内に電
力供給を遮断し、この後、５〜１５マイクロ秒の後に電
力供給を再開するように設定されている。

【００２８】図２は、スパッタ室１の基本構造について
模式的に示す縦断面斜視図である。

【００２９】図２に示すように、載置台１４上のガラス
基板３と対向配置される平板状のターゲット板１３とし
て、ガラス基板３と同程度の面積のものが用いられてい
る。図示の例において、スパッタマグネット２として
は、前後に長い角棒状の３個組が、水平に配された梁
（はり）の下面に固着されたものが用いられている。ま
た、図中に矢線で示すように、スパッタマグネット２
が、スパッタ工程中に左右に往復運動される。大面積
（本実施例においては５５０ｍｍ×６５０ｍｍ）のガラ
ス基板３上に堆積される薄膜の膜厚分布を均一にするた
めである。本実施例においては、ターゲット板とスパッ
タマグネットとの間の距離は約５５ｍｍに設定されてい
る。

【００３０】ここで、ターゲット板１３は銅製のバッキ
ングプレート１６に溶接されて保持されており、ターゲ
ット板１３の周縁部と、その四周の、バッキングプレー
ト１６が露出する部分とは、棚状のシールド１７により
覆われている。シールド１７は、バッキングプレート１
６にイオンが衝突して、形成される薄膜に銅が混入する
のを防止するとともに、ターゲット材料１３がバッキン
グプレート１６などに堆積して剥離することによるパー
ティクル（ゴミ粒子）の発生を防止するものである。

【００３１】スパッタリング室１は、枚葉式に構成され
ている。すなわち、ガラス基板３が１枚ずつセットされ
てこの上に薄膜が堆積される。基板載置台１４に対する
ガラス基板３のセット及び取り出しは基板載置台１４が
引き下げられた状態で行われる。基板載置台１４は、上
下動可能なシリンダー１４ａ上に接続され支持されてい
る。

【００３２】図３には、スパッタリング装置及びその付
属装置のレイアウトを模式的な平面図で示す。平面図に
おいて、概略正６角形の中央搬送室４３を取り囲むよう
に、略長方形のチャンバーが６つ配置される。６つのチ
ャンバーは、２つのロードロック室４１（真空予備
室）、１つの予備加熱室４４、及び、３つのスパッタリ
ング室１である。これらチャンバーの出し入れ口は、中
央搬送室４３の各側壁と一体に構成されている。

【００３３】中央搬送室４３及び予備加熱室４４がスパ
ッタ室１と同一の真空度に減圧されており、外部との受
け渡しはロードロック室４１における減圧または大気ベ
ント（大気圧への復帰）を経て行われる。外部とロード
ロック室４１の間のガラス基板３の仕込み及び取り出し
は、複数のガラス基板３がカセットに搭載された状態で
行われる。スパッタリングガスであるアルゴンガスは、
ガスボンベ４６からフローコントローラー４７を経てス
パッタリング室１に供給される。一方、中央搬送室４３
のロボットアーム４２により、ガラス基板３が、ロード
ロック室４１→予備加熱室４４→スパッタリング室１→
ロードロック室４１の順に移送される。本実施例では、
ガラス基板３が予備加熱室４４にて２００℃に加熱され
てスパッタ室１に移送される。

【００３４】表１には、以上に説明したＤＣスパッタリ
ング装置を用いて、５５０ｍｍ×６５０ｍｍのガラス基
板上に、厚さ３００ｎｍのモリブデン−タングステン合
金の薄膜（モリブデン５０重量％、以下Ｍｏ−Ｗ膜と表
記する）を形成した場合、及び、同一厚さのアルミニウ
ムの薄膜（以下、Ａｌ膜と表記する）を堆積した場合に
ついて、スプラッシュの数を計測した結果を示す。本実
施例のアーク放電遮断回路を用いない場合についてのこ
れらの比較例と対比して示す。

【００３５】

【表１】 表１に示すように、Ｍｏ−Ｗ膜及びＡｌ膜のいずれの場
合にも、本実施例のアーク放電遮断装置により、スプラ
ッシュの数が著しく減少した。アーク放電以外の理由に
より発生するスプラッシュの数（基板あたり）は、表１
に示す実施例のものと同程度と考えられている。したが
って、実施例においては、アーク放電によるスプラッシ
ュの発生はほぼ完全に防止されたものと推測される。

【００３６】図４及び図５のチャートは、それぞれ、Ｍ
ｏ−Ｗ膜を成膜した場合の上記の実施例及び比較例につ
いての、アーク放電が発生した際のスパッタ電圧及びス
パッタ電流（アノード・カソード間の電流）の経時変化
を示すものである。

【００３７】図４に示す、実施例のチャートにおいて
は、アーク放電の発生によるスパッタ電圧絶対値の急激
な減少（図では、負に設定されたカソード電極電位の急
激な上昇として示される）の開始から、１マイクロ秒以
内に電力供給が遮断されて（遅延時間ｔlag＜１μｓｅ
ｃ）、スパッタ電流が急低下している。５マイクロ秒の
遮断の後、電力供給が再開されると（遮断時間ｔoff＝
５μｓｅｃ）、再開後、約１５マイクロ秒以内にスパッ
タ電流が安定したものになっている。

【００３８】図５に示す、比較例のチャートにおいて
は、アーク放電によるスパッタ電流のピークが見られ、
アーク放電終了の１００マイクロ秒後にもスパッタ電流
が安定しないことが知られる。

【００３９】図６には、Ｍｏ−Ｗ膜の成膜においてアー
ク放電の遮断時間を１５マイクロ秒あまりとした比較例
についての上記と同様のチャートを示す。チャートに示
されるように、電力遮断時間が１５マイクロ秒より長く
なった場合には、アーク放電が繰り返し発生したため、
最初のアーク放電の終了から１００マイクロ秒後にもス
パッタ電流及びスパッタ電流は全く安定しなかった。

【００４０】図には示さないが、電力供給の遮断時間を
４マイクロ秒以下とした場合には、アーク放電が再び発
生する等してスパッタ電流の安定にかなりの時間を要し
た。アーク放電が完全に終息していなかったためと考え
られる。

【００４１】一方、電力供給の遮断開始が、アーク放電
の発生から１マイクロ秒後より遅くなった場合には、遅
くなるにつれて、基板あたりのスプラッシュの数が増加
した。これは、アーク放電が本格的に立ち上がって来た
ためと考えられる。電力供給の遮断が遅れると、また、
電力供給再開後のスパッタ電流の安定化にもかなりの時
間を要した。

【００４２】本実施例においては、雰囲気ガスとしてア
ルゴンガスを用いたが、クリプトン（Ｋｒ）ガスを用い
てもほぼ同様である。

【００４３】表２には、本実施例の方法による、プリス
パッタリング処理工程の軽減について示す。

【００４４】プリスパッタリング処理とは、ターゲット
板の交換といったスパッタ室の定期メンテナンスの後
に、ターゲット板表面における酸化膜や吸着水といった
汚染層を除去すること、またはターゲット表面の安定化
することを目的とした、予備スパッタリングのことであ
る。

【００４５】

【表２】 表２に示すように、本実施例のＤＣスパッタリング装置
によると、Ａｌ膜を上記ガラス基板に成膜する場合に、
径が５μｍ以上のパーティクルが３０個以内となるまで
に要するプリスパッタリング用ガラス基板の枚数が、約
９０枚であった。これに対して、アーク放電遮断回路を
備えない比較例においては約２００枚を要した。このよ
うなプリスパッタリング用ガラス基板の枚数の減少に対
応して、定期メンテナンス後、製品についての薄膜製造
を開始するまでに要する時間（ダウンタイム）は、比較
例の８時間に対して実施例では３．８時間と大幅に短縮
された。

【００４６】このようにスパッタリング工程における運
転効率を大幅に上昇させることができるため、基板あた
りの工程コストを大幅に低減することができる。

【００４７】次に、本実施例の方法により表示装置用ア
レイ基板を作成した具体例について、図７〜８及び表３
を用いて説明する。

【００４８】図７は、アレイ基板のＴＦＴ形成領域の積
層構造を模式的に示す縦断面図であり、図８は、同領域
の周辺についての模式的な平面図である。

【００４９】まず、アレイ基板の製造工程の詳細につい
て、第１〜６工程の順に説明する。

【００５０】（１）第１工程 プラズマＣＶＤによりＳｉＯｘ膜を被覆したガラス基板
３を用いる。

【００５１】５５０×６５０ｍｍのガラス基板３に、上
記に説明した方法により、Ｍｏ−Ｗ膜を３００ｎｍの膜
厚に堆積させる。

【００５２】この積層膜上に、フォトリソグラフィを用
いてゲート電極を含む走査線層のパターンを形成する
（第１のパターニング）。この際のエッチングは、ゲー
ト電極を被覆するゲート絶縁膜のカバレッジ（特に段差
面の被覆）が良好となるように、約３０度のテーパー形
状を段差面に形成するようにＣＤＥ（ケミカルドライエ
ッチング）により行う。

【００５３】（２）第２工程 プラズマＣＶＤ法により３００ｎｍ厚の酸化シリコン膜
（ＳｉＯｘ膜）から成るゲート絶縁膜３２を堆積した
後、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜３４
及び２００ｎｍ厚の窒化シリコン膜から成るチャネル保
護膜３５の層を連続的に大気にさらすことなく成膜す
る。

【００５４】（３）第３工程 走査線３１をマスクとした裏面露光技術により走査線３
１に自己整合的にチャネル保護膜３５の層をパターニン
グし、さらにＴＦＴ領域に対応するように第２のマスク
パターンを用いて露光し、現像、パターニング（第２の
パターニング）を経て、島状のチャネル保護膜３５を作
製する。

【００５５】（４）第４工程 良好なオーミックコンタクトが得られるように露出する
半導体被膜３４表面をフッ酸（ＨＦ）系溶液で処理し、
プラズマＣＶＤ法により不純物としてリンを含む３０ｎ
ｍ厚のｎ⁺ａ−Ｓｉ：Ｈから成る低抵抗半導体膜３６の
層を堆積する。

【００５６】（５）第５工程 この上に１００ｎｍ厚のＩＴＯ膜をスパッターにより堆
積し、第３のマスクパターンを用いて露光、現像、ドラ
イエッチングによるパターニングを経て、画素電極３３
を作製する（第３のパターニング）。

【００５７】（６）第６工程 この後、上記のスパッタリング装置及び方法により、モ
リブデン（Ｍｏ）を主成分とする５０μｍ厚の第１金属
膜と、アルミニウム（Ａｌ）を主成分とする３５０μｍ
厚の第２金属膜と、Ｍｏを主成分とする５０μｍ厚の第
３金属膜とからなる三層構造膜３７を堆積する。そし
て、第４のマスクパターンを用いて露光、現像した後、
ソース電極３７ａ及びドレイン電極３７ｂを含むパター
ンを作成する（第４のパターニング）。最後に、配向膜
３８が全面に形成される。

【００５８】表３には、以上のようにして得られた表示
装置用アレイ基板について不良率を測定した結果を示
す。

【００５９】

【表３】 表３に示すように、得られた表示装置用アレイ基板にお
いては、ゲート電極とドレイン電極とが電気的に短絡さ
れる層間ショートによる不良率が１．２％であり、同様
の条件でアーク放電遮断装置を用いずに製造した比較例
のアレイ基板の不良率１．７％に比べて０．５％少ない
ものとなった。

【００６０】また、実施例のアレイ基板からシール材塗
布、対向電極基板の貼り合わせ、及び、液晶材料封入の
工程により液晶表示パネルを完成した場合に、コモンシ
ョートによる不良率が１．５％と、比較例のアレイ基板
からの液晶表示パネルにおけるコモンショートによる不
良率２．０％に比べて、同様に０．５％少ないものとな
った。

【００６１】

【発明の効果】以上に述べたように本発明によれば、表
示装置用アレイ基板製造等のための薄膜製造装置及び方
法において、アーク放電によるスプラッシュの発生を防
止でき、これにより、アレイ基板の歩留まりを向上でき
るとともに、スパッタ室のメンテナンス終了から製品製
造再開までに要する時間（ダウンタイム）を大幅に減少
させることができる。

【図面の簡単な説明】

【図１】実施例のスパッタリング装置におけるスパッタ
室の基本構成及び基本配線を模式的に示す概念図であ
る。

【図２】スパッタ室の基本構造について模式的に示す縦
断面斜視図である。

【図３】スパッタリング装置及びその付属装置のレイア
ウトを模式的に示す平面図である。

【図４】実施例のスパッタリング装置における、アーク
放電が発生した際のスパッタ電圧及びスパッタ電流（ア
ノード・カソード間の電流）の経時変化を示すチャート
である。

【図５】電力遮断装置を備えない比較例のスパッタリン
グ装置における、アーク放電が発生した際のスパッタ電
圧及びスパッタ電流（アノード・カソード間の電流）の
経時変化を示すチャートである。

【図６】アーク放電の遮断時間を１５マイクロ秒あまり
とした比較例における、アーク放電が発生した際のスパ
ッタ電圧及びスパッタ電流（アノード・カソード間の電
流）の経時変化を示すチャートである。

【図７】アレイ基板のＴＦＴ形成領域の積層構造を模式
的に示す縦断面図である。

【図８】アレイ基板のＴＦＴ形成領域の周辺についての
模式的な平面図である。

【図９】従来のスパッタリング装置におけるスパッタ室
の基本構成及び基本配線を模式的に示す概念図である。

【図１０】スプラッシュ（スプラッツ）について説明す
るための概念図である。

【符号の説明】

１ スパッタ室 ２ スパッタマグネット ３ 基板 １１ アーク放電遮断装置 １２ ＤＣ電源 １３ ターゲット板 １４ 基板載置台 １５ アース線 １６ バッキングプレート １７ 棚状のシールド

Claims (5)

【特許請求の範囲】
1. 【請求項１】反応室内に基板を配置し、ＤＣスパッタリ
   ングにより薄膜を堆積する薄膜の製造方法において、 カソード・アノード電極間の電圧降下の検出によりアー
   ク放電の発生を検知する検知ステップと、 前記検知に基づき、前記アーク放電の発生後１マイクロ
   秒以内に、前記カソード・アノード電極間に電圧を印加
   する電力供給を遮断する電力遮断ステップと、 前記電力遮断後、５〜１５マイクロ秒の後に前記電力供
   給を再開してスパッタリングを再び開始する再開始ステ
   ップとを備えたことを特徴とする、薄膜の製造方法。
2. 【請求項２】請求項１記載の前記薄膜が導電層パターン
   であり、この導電層パターンを被覆する厚さが１０００
   ｎｍ未満の絶縁膜を堆積するステップと、この絶縁膜の
   上に他の導電層パターンまたは非絶縁層を積層して堆積
   するステップとを備えたことを特徴とする薄膜の製造方
   法。
3. 【請求項３】請求項１記載の前記薄膜が、モリブデン
   （Ｍｏ）とタングステン（Ｗ）との合金から成ることを
   特徴とする薄膜の製造方法。
4. 【請求項４】請求項１記載の前記薄膜が、アルミニウム
   （Ａｌ）またはアルミニウムを５０モル％以上含むアル
   ミニウム合金から成ることを特徴とする薄膜の製造方
   法。
5. 【請求項５】内部に基板を保持可能なスパッタリング室
   と、 前記スパッタリング室内に配置されるカソード及びアノ
   ード電極と、 前記カソード・アノード電極間にスパッタリング用電圧
   を印加する電力供給手段と、 前記スパッタリング室内におけるアーク放電の発生を前
   記カソード・アノード電極間の電圧降下を検出すること
   により検知する検知手段と、 この検知に基づき、前記アーク放電の発生後１マイクロ
   秒以内に、前記スパッタリング室内の前記カソード・ア
   ノード電極間に印加される前記スパッタリング用電圧を
   遮断しスパッタリングを停止する電力遮断手段と、 前記遮断後、５〜１５マイクロ秒の後に前記スパッタリ
   ング用電圧の印加を再開してスパッタリングを再び開始
   する再開手段とを備えたことを特徴とするＤＣスパッタ
   リング装置。