JPH05282867A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH05282867A JPH05282867A JP4080197A JP8019792A JPH05282867A JP H05282867 A JPH05282867 A JP H05282867A JP 4080197 A JP4080197 A JP 4080197A JP 8019792 A JP8019792 A JP 8019792A JP H05282867 A JPH05282867 A JP H05282867A
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Abstract
(57)【要約】
【目的】ライトパービット機能を有するランダムアクセ
スメモリのライトパービット判定回路２の素子数，信号
線数，面積を少なくすること。 【構成】ライトパービット機能を有するランダムアクセ
スメモリにおいて、ライトパービット判定回路２、デー
タイン回路１，ライトバッファ回路３，データアンプ回
路４より構成しており、書き込み禁止信号がデータイン
回路１にのみ入力しており、書き込み禁止時にはデータ
イン回路１からの出力データを止めることにより、少な
い素子及び信号線で回路構成することができる。
スメモリのライトパービット判定回路２の素子数，信号
線数，面積を少なくすること。 【構成】ライトパービット機能を有するランダムアクセ
スメモリにおいて、ライトパービット判定回路２、デー
タイン回路１，ライトバッファ回路３，データアンプ回
路４より構成しており、書き込み禁止信号がデータイン
回路１にのみ入力しており、書き込み禁止時にはデータ
イン回路１からの出力データを止めることにより、少な
い素子及び信号線で回路構成することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特にライトパービット（ＷＰＢ）機能の半導体記憶回路
に関する。
特にライトパービット（ＷＰＢ）機能の半導体記憶回路
に関する。
【０００２】
【従来の技術】従来、ライトパービット機能を持つダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）回路で
は、図５のブロック図、図６のタイミング図に示すよう
に、複数のデータ入出力回路（Ｄｉｎ回路）のうち、特
定のデータ入出力のみに書き込み可能とするライトパー
ビット（ＷＰＢ）判定回路２を備えている。
ナミックランダムアクセスメモリ（ＤＲＡＭ）回路で
は、図５のブロック図、図６のタイミング図に示すよう
に、複数のデータ入出力回路（Ｄｉｎ回路）のうち、特
定のデータ入出力のみに書き込み可能とするライトパー
ビット（ＷＰＢ）判定回路２を備えている。
【０００３】図５において、本半導体記憶回路は、デー
タ入出力のＩ／Ｏ端子，ＲＡＳ系信号の端子，ＷＥ系信
号の端子と、データイン回路１と、ライトパービット判
定回路２と、ライトバッファ回路３と、データアンプ回
路４と、メモリセル５とを備え、データイン回路１の信
号ＲＷＢＳをライトバッファ回路３に入力し、ライトパ
ービット判定回路２の信号ＷＭＳＫをライトバッファ回
路３に入力し、ライトバッファ回路の信号Ｉ／Ｏ，Ｉ／
Ｏ（反転値）をメモリセル５及びデータアンプ回路４に
入力し、データアンプ回路４の出力はライトバッファ回
路３に入力される。
タ入出力のＩ／Ｏ端子，ＲＡＳ系信号の端子，ＷＥ系信
号の端子と、データイン回路１と、ライトパービット判
定回路２と、ライトバッファ回路３と、データアンプ回
路４と、メモリセル５とを備え、データイン回路１の信
号ＲＷＢＳをライトバッファ回路３に入力し、ライトパ
ービット判定回路２の信号ＷＭＳＫをライトバッファ回
路３に入力し、ライトバッファ回路の信号Ｉ／Ｏ，Ｉ／
Ｏ（反転値）をメモリセル５及びデータアンプ回路４に
入力し、データアンプ回路４の出力はライトバッファ回
路３に入力される。
【０００４】図６において、信号ＲＡＳ（反転値）、Ｃ
ＡＳ（反転値），ＷＥ（反転値），信号Ｉ／Ｏｍ，信号
Ｉ／Ｏｎの各波形が示されており、時点Ｓでライトパー
ビット選択データは、Ｈ（ハイ）のとき選択、Ｌ（ロ
ー）のときは禁止となる。
ＡＳ（反転値），ＷＥ（反転値），信号Ｉ／Ｏｍ，信号
Ｉ／Ｏｎの各波形が示されており、時点Ｓでライトパー
ビット選択データは、Ｈ（ハイ）のとき選択、Ｌ（ロ
ー）のときは禁止となる。
【０００５】ライトパービット機能は、図６のタイミン
グ図の様に、信号ＲＡＳ（反転値）クロックの立ち上が
り時に、信号ＷＥ（反転値）クロックがローレベルの時
にライトパービット機能モードに入る。この時、どのデ
ータ入出力（Ｉ／Ｏ線）に対して、ライト動作を行うか
は、信号ＷＥ（反転値）と同様に信号ＲＡＳ（反転値）
クロックが立下がった時のデータ入出力（Ｉ／Ｏ線）の
レベルにより決まり、入力レベルがハイならライト動作
可能、入力レベルがローならライト動作を禁止する。こ
の機能により、必要なデータ入出力のみに書き込みをす
ることができる。このタイミング図を、回路にすると図
５の様なブロック図になる。
グ図の様に、信号ＲＡＳ（反転値）クロックの立ち上が
り時に、信号ＷＥ（反転値）クロックがローレベルの時
にライトパービット機能モードに入る。この時、どのデ
ータ入出力（Ｉ／Ｏ線）に対して、ライト動作を行うか
は、信号ＷＥ（反転値）と同様に信号ＲＡＳ（反転値）
クロックが立下がった時のデータ入出力（Ｉ／Ｏ線）の
レベルにより決まり、入力レベルがハイならライト動作
可能、入力レベルがローならライト動作を禁止する。こ
の機能により、必要なデータ入出力のみに書き込みをす
ることができる。このタイミング図を、回路にすると図
５の様なブロック図になる。
【０００６】通常のダイナミックランダムアクセスメモ
リの書き込み回路（Ｄｉｎ回路）１の他にライトパービ
ット判定回路２が有り、ＲＡＳ（反転値）信号、ＷＥ
（反転値）信号とデータ入出力のレベルによって書き込
み禁止信号を発生し、ライトバッファ回路３で書き込み
動作を止めることにより、ライトパービット機能を実現
していた。
リの書き込み回路（Ｄｉｎ回路）１の他にライトパービ
ット判定回路２が有り、ＲＡＳ（反転値）信号、ＷＥ
（反転値）信号とデータ入出力のレベルによって書き込
み禁止信号を発生し、ライトバッファ回路３で書き込み
動作を止めることにより、ライトパービット機能を実現
していた。
【０００７】
【発明が解決しようとする課題】この従来のライトパー
ビット機能の回路では、データイン回路１とライトパー
ビット判定回路２の２つの回路構成からなり、これらの
回路より別々の出力信号が必要であったので、多ビット
系のダイナミックランダムアクセスメモリでは、信号
線、面積が増大するような問題点が有った。
ビット機能の回路では、データイン回路１とライトパー
ビット判定回路２の２つの回路構成からなり、これらの
回路より別々の出力信号が必要であったので、多ビット
系のダイナミックランダムアクセスメモリでは、信号
線、面積が増大するような問題点が有った。
【０００８】本発明の目的は、前記問題点を解決し、信
号線が増大せず、チップ面積も小さくて済むようにした
半導体記憶回路を提供することにある。
号線が増大せず、チップ面積も小さくて済むようにした
半導体記憶回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶回路
の構成は、複数のデータ入出力端子を持ち、ライトパー
ビット機能を有するダイナミックランダムアクセスメモ
リを備えた半導体記憶回路において、前記ライトパービ
ット時にデータ入力がライト禁止の状態の場合，データ
イン回路からデータバスラインへの出力を止めると共
に、メモリセル内のデータをデータアンプにより前記デ
ータバスラインに出力させ、データをライトアンプによ
り再書き込みする手段を設けたことを特徴とする。
の構成は、複数のデータ入出力端子を持ち、ライトパー
ビット機能を有するダイナミックランダムアクセスメモ
リを備えた半導体記憶回路において、前記ライトパービ
ット時にデータ入力がライト禁止の状態の場合，データ
イン回路からデータバスラインへの出力を止めると共
に、メモリセル内のデータをデータアンプにより前記デ
ータバスラインに出力させ、データをライトアンプによ
り再書き込みする手段を設けたことを特徴とする。
【００１０】
【実施例】図１は本発明の実施例の半導体記憶回路のう
ち、１データ入出力部分を示すブロック図、図２は図１
に示したデータイン回路１，ライトパービット判定回路
の回路図、図３，図４は図１に示した実施例の信号線波
形を示すタイミング図である。ここで、図３，図４は、
各々図１の信号線波形の第１，第２の部分のタイミング
図を示している。図３，図４を合わせて、図１の全体の
動作波形を示すことになる。
ち、１データ入出力部分を示すブロック図、図２は図１
に示したデータイン回路１，ライトパービット判定回路
の回路図、図３，図４は図１に示した実施例の信号線波
形を示すタイミング図である。ここで、図３，図４は、
各々図１の信号線波形の第１，第２の部分のタイミング
図を示している。図３，図４を合わせて、図１の全体の
動作波形を示すことになる。
【００１１】図１において、本実施例の１データ入出力
部分の回路は、データイン回路１，ライトパービット判
定回路２，ライト・バッファ回路３，データアンプ回路
４を含み、構成されている。データ入出力のＩ／Ｏ端子
信号ＲＡＳ系の端子、信号ＷＥ系の端子は、データイン
回路１，ライトパービット判定回路２に入力され、ライ
トパービット判定回路２からはデータイン回路１に信号
ＷＭＳＫが印加され、データイン回路１は信号ＲＷＢＳ
（リードライトバスライン）をライトバッファ回路３に
入力し、ライトバッファ回路３は信号Ｉ／Ｏ，Ｉ／Ｏ
（反転値）をメモリセル５及びデータアンプ回路４へ出
力する。データアンプ回路４はその出力信号をライトバ
ッファ回路３へ印加する。
部分の回路は、データイン回路１，ライトパービット判
定回路２，ライト・バッファ回路３，データアンプ回路
４を含み、構成されている。データ入出力のＩ／Ｏ端子
信号ＲＡＳ系の端子、信号ＷＥ系の端子は、データイン
回路１，ライトパービット判定回路２に入力され、ライ
トパービット判定回路２からはデータイン回路１に信号
ＷＭＳＫが印加され、データイン回路１は信号ＲＷＢＳ
（リードライトバスライン）をライトバッファ回路３に
入力し、ライトバッファ回路３は信号Ｉ／Ｏ，Ｉ／Ｏ
（反転値）をメモリセル５及びデータアンプ回路４へ出
力する。データアンプ回路４はその出力信号をライトバ
ッファ回路３へ印加する。
【００１２】図２において、図１のデータイン回路１，
ライトパービット判定回路２は、ＡＮＤゲート３０，３
１，ＮＡＮＤゲート３２，３３，ＮＯＲゲート３４，３
５，ＯＲゲート３６，インバータ３７，３８，３９，４
０と、Ｐ，Ｎチャンネル型電界効果トランジスタからな
るトランスファーゲート４１と、Ｎ，Ｐチャネル型電界
効果トランジスタからなるトランスファーゲート４２
と、Ｐチャネル型電界効果トランジスタ４３と、Ｎチャ
ネル型電界効果トランジスタ４４と、２個のインバータ
からなるデータ入出力のデータ保持用フリップフロップ
１０と、２個のインバータからなるライトパービット禁
止データ保持用フリップフロップ２０とを備えている。
ライトパービット判定回路２は、ＡＮＤゲート３０，３
１，ＮＡＮＤゲート３２，３３，ＮＯＲゲート３４，３
５，ＯＲゲート３６，インバータ３７，３８，３９，４
０と、Ｐ，Ｎチャンネル型電界効果トランジスタからな
るトランスファーゲート４１と、Ｎ，Ｐチャネル型電界
効果トランジスタからなるトランスファーゲート４２
と、Ｐチャネル型電界効果トランジスタ４３と、Ｎチャ
ネル型電界効果トランジスタ４４と、２個のインバータ
からなるデータ入出力のデータ保持用フリップフロップ
１０と、２個のインバータからなるライトパービット禁
止データ保持用フリップフロップ２０とを備えている。
【００１３】また、データ入出力のＩ／Ｏ端子、信号Ｗ
０，Ｗ１，Ｗ２，入力信号ＷＭＳＫ，信号ＲＡＳ２Ｂ，
信号ＷＰＢＧ，信号ＲＷＰＢの各端子があり、出力信号
ＲＷＢＳ，出力信号ＷＭＳＫの各端子がある。この他、
接点Ａ１〜Ａ２４が、各機能素子の入力，出力の部分に
示されている。
０，Ｗ１，Ｗ２，入力信号ＷＭＳＫ，信号ＲＡＳ２Ｂ，
信号ＷＰＢＧ，信号ＲＷＰＢの各端子があり、出力信号
ＲＷＢＳ，出力信号ＷＭＳＫの各端子がある。この他、
接点Ａ１〜Ａ２４が、各機能素子の入力，出力の部分に
示されている。
【００１４】図３，図４において、図１の各部の信号波
形として、信号ＲＡＳ（反転値）、信号ＲＡＳ２Ｂ，信
号ＣＡＳ（反転値）、信号ＷＥ（反転値）、Ｗ０，Ｗ
１，Ｗ２，ＷＰＢＧ，信号Ｉ／ｍ，信号ＷＭＳＫｍ，Ｒ
ＷＢＳｍ，Ｉ／Ｏｍ，ＩＯ／ｍ（反転値）、信号Ｉ／Ｏ
ｎ，信号ＷＭＳＫｎ，ＲＷＢＳｎ，Ｉ／Ｏｎ，Ｉ／Ｏｎ
（反転値）の各波形が、期間Ｔ１と期間Ｔ２とに分け
て、示されている。
形として、信号ＲＡＳ（反転値）、信号ＲＡＳ２Ｂ，信
号ＣＡＳ（反転値）、信号ＷＥ（反転値）、Ｗ０，Ｗ
１，Ｗ２，ＷＰＢＧ，信号Ｉ／ｍ，信号ＷＭＳＫｍ，Ｒ
ＷＢＳｍ，Ｉ／Ｏｍ，ＩＯ／ｍ（反転値）、信号Ｉ／Ｏ
ｎ，信号ＷＭＳＫｎ，ＲＷＢＳｎ，Ｉ／Ｏｎ，Ｉ／Ｏｎ
（反転値）の各波形が、期間Ｔ１と期間Ｔ２とに分け
て、示されている。
【００１５】ここで、信号ＷＭＳＫｎ，信号Ｉ／Ｏｎの
波形５０，５１は高（Ｈｉｇｈ）レベルを示している。
図４の三つの波形６０は、ライトパービット禁止の状態
を示し、その下方の三つの波形６１は、ライトパービッ
ト選択の状態を示している。
波形５０，５１は高（Ｈｉｇｈ）レベルを示している。
図４の三つの波形６０は、ライトパービット禁止の状態
を示し、その下方の三つの波形６１は、ライトパービッ
ト選択の状態を示している。
【００１６】図３，図４においては、時間Ｔ１とＴ２と
に分けて説明する。
に分けて説明する。
【００１７】図３，図４の時間Ｔ１はライトパービット
モードとデータ入出力信号によるデータの書き込みの選
択と禁止を決定するタイミングである。
モードとデータ入出力信号によるデータの書き込みの選
択と禁止を決定するタイミングである。
【００１８】ライトハービットモードは、信号ＲＡＳ
（反転値）クロックの立ち下がり時に信号ＷＥ（反転
値）クロックがローレベルの時に、ライトバービットモ
ードに入る。この時、データ入出力のデータがＨ（ハ
イ）なら、データ選択可能（書込み可能）データ入出力
のデータがローであるなら、データ書き込み禁止にな
る。
（反転値）クロックの立ち下がり時に信号ＷＥ（反転
値）クロックがローレベルの時に、ライトバービットモ
ードに入る。この時、データ入出力のデータがＨ（ハ
イ）なら、データ選択可能（書込み可能）データ入出力
のデータがローであるなら、データ書き込み禁止にな
る。
【００１９】図３，図４の時間Ｔ１のライトパービット
判定について、図２の回路よりデータ入出力レベルがハ
イとローの２通りについて説明する。
判定について、図２の回路よりデータ入出力レベルがハ
イとローの２通りについて説明する。
【００２０】まず、データ入出力レベルがハイの時に
は、信号ＲＡＳ（反転値）クロックがローになると、信
号ＲＡＳ２Ｂ（接点Ａ１５）もローになり、この時ＷＰ
ＢＧ（接点Ａ１６）がローになると、接点Ａ２０がロー
となり、インバータ２個からなるフリップフロップ２０
によりデータが保持され、信号ＷＭＳＫがハイになる。
は、信号ＲＡＳ（反転値）クロックがローになると、信
号ＲＡＳ２Ｂ（接点Ａ１５）もローになり、この時ＷＰ
ＢＧ（接点Ａ１６）がローになると、接点Ａ２０がロー
となり、インバータ２個からなるフリップフロップ２０
によりデータが保持され、信号ＷＭＳＫがハイになる。
【００２１】同様にデータ入出力レベルがローの時に
も、信号ＲＡＳ２Ｂ及びＷＰＢＧの信号によりデータ入
出力レベルをラッチし、次に信号ＷＰＢＧがローになる
と、フリップフロップ２０にデータが保持され、信号Ｗ
ＭＳＫはローになる。（ライトパービット時は、信号Ｒ
ＷＰＢはローである。）この信号ＷＭＳＫのデータは、
次のライトパービットモードまで保持されている。ただ
しライトパービット時でない時には、信号ＲＷＰＢがハ
イなので、信号ＷＭＳＫはかならずハイになっている。
も、信号ＲＡＳ２Ｂ及びＷＰＢＧの信号によりデータ入
出力レベルをラッチし、次に信号ＷＰＢＧがローになる
と、フリップフロップ２０にデータが保持され、信号Ｗ
ＭＳＫはローになる。（ライトパービット時は、信号Ｒ
ＷＰＢはローである。）この信号ＷＭＳＫのデータは、
次のライトパービットモードまで保持されている。ただ
しライトパービット時でない時には、信号ＲＷＰＢがハ
イなので、信号ＷＭＳＫはかならずハイになっている。
【００２２】次に、図３，図４の時間Ｔ２のライト動作
について、ライトパービットデータ書き込み可能次（通
常のライトサイクルも同じ）とライトパービットデータ
書き込み禁止時の２通りについて説明する。
について、ライトパービットデータ書き込み可能次（通
常のライトサイクルも同じ）とライトパービットデータ
書き込み禁止時の２通りについて説明する。
【００２３】まず、ライトパービットデータ書き込み可
能時は、データ入出力データのハイ又はローのデータ
が、信号ＷＥ（反転値）クロックがローになることによ
り信号Ｗ０（接点Ａ２）がハイになったときにラッチさ
れ、接点Ａ６が入力データのハイ又はローになる。この
時、信号Ｗ１（接点Ａ３）がローなので、トランスファ
ーゲート４１のトランジスタがオン状態となる。従っ
て、入力データはフリップフロップ１０によりデータ保
持される。その後、信号Ｗ１がハイになると、トランス
ファーゲート４１のトランジスタはオフし、入力データ
より切り離す。そして、信号ＷＭＳＫがハイ（データ書
き込み可能，通常ライトサイクル）状態の時に、信号Ｗ
２（接点Ａ４）がハイになると、信号ＲＷＢＳの信号は
データ入出力レベルのハイ又はローのデータにより決定
し、ライトバッファ回路３を通してメモリセル５に書き
込まれる。
能時は、データ入出力データのハイ又はローのデータ
が、信号ＷＥ（反転値）クロックがローになることによ
り信号Ｗ０（接点Ａ２）がハイになったときにラッチさ
れ、接点Ａ６が入力データのハイ又はローになる。この
時、信号Ｗ１（接点Ａ３）がローなので、トランスファ
ーゲート４１のトランジスタがオン状態となる。従っ
て、入力データはフリップフロップ１０によりデータ保
持される。その後、信号Ｗ１がハイになると、トランス
ファーゲート４１のトランジスタはオフし、入力データ
より切り離す。そして、信号ＷＭＳＫがハイ（データ書
き込み可能，通常ライトサイクル）状態の時に、信号Ｗ
２（接点Ａ４）がハイになると、信号ＲＷＢＳの信号は
データ入出力レベルのハイ又はローのデータにより決定
し、ライトバッファ回路３を通してメモリセル５に書き
込まれる。
【００２４】次に、ライトパービットデータ書き込み禁
止には、タイミング時間Ｔ１の時に信号ＷＭＳＫがロー
状態を保持している。データ入出力データがハイ又はロ
ーのデータは、ライト可能時と同じ様に、信号Ｗ０，Ｗ
１により、フリップフロップ１０に入力データの保持を
行っている。この時、信号ＷＭＳＫがローなので信号Ｗ
２の状態がロー又はハイになっても、接点Ａ９はハイ状
態である。このため、データ入力レベルにかかわりな
く、接点Ａ１２はハイ、接点Ａ１３はローになり、トラ
ンジスタ４３，４４は共にオフしている。従って、信号
ＲＷＢＳには、入力のデータは取り込まれないので、メ
モリセルにチャージしていたデータをＩ／Ｏ，Ｉ／Ｏ
（反転値）線より、データアンプ回路を通して信号ＲＷ
ＢＳ線にデータを取り出す。そのデータを再度ライトバ
ッファ回路３により、メモリセル５内に再書き込みを行
うことにより、ライトパービット禁止時には書き変わる
ことはなくなる。
止には、タイミング時間Ｔ１の時に信号ＷＭＳＫがロー
状態を保持している。データ入出力データがハイ又はロ
ーのデータは、ライト可能時と同じ様に、信号Ｗ０，Ｗ
１により、フリップフロップ１０に入力データの保持を
行っている。この時、信号ＷＭＳＫがローなので信号Ｗ
２の状態がロー又はハイになっても、接点Ａ９はハイ状
態である。このため、データ入力レベルにかかわりな
く、接点Ａ１２はハイ、接点Ａ１３はローになり、トラ
ンジスタ４３，４４は共にオフしている。従って、信号
ＲＷＢＳには、入力のデータは取り込まれないので、メ
モリセルにチャージしていたデータをＩ／Ｏ，Ｉ／Ｏ
（反転値）線より、データアンプ回路を通して信号ＲＷ
ＢＳ線にデータを取り出す。そのデータを再度ライトバ
ッファ回路３により、メモリセル５内に再書き込みを行
うことにより、ライトパービット禁止時には書き変わる
ことはなくなる。
【００２５】即ち、本実施例の回路は、ライトパービッ
ト動作時信号ＲＡＳ，ＷＥがローの場合で入出力データ
がローの時に書き込み禁止できる様に、入出力データの
入力が信号ＲＷＢＳに出力することを止めて、メモリセ
ルの前データをデータアンプ回路より、信号ＲＷＢＳに
フィードバックさせ、再書き込みできる様な回路機能を
備えている。
ト動作時信号ＲＡＳ，ＷＥがローの場合で入出力データ
がローの時に書き込み禁止できる様に、入出力データの
入力が信号ＲＷＢＳに出力することを止めて、メモリセ
ルの前データをデータアンプ回路より、信号ＲＷＢＳに
フィードバックさせ、再書き込みできる様な回路機能を
備えている。
【００２６】以上説明した動作により、ライトパービッ
ト機能を有するランダムアクセスメモリにおいて、デー
タ書き込み禁止の時にデータイン回路１で入出力データ
を信号ＲＷＢＳにマスクすることができ、メモリセル５
のデータをデータアンプ回路４より信号ＲＷＢＳに取り
出し、ライトアンプで再書き込みする回路が実現するこ
とができる。
ト機能を有するランダムアクセスメモリにおいて、デー
タ書き込み禁止の時にデータイン回路１で入出力データ
を信号ＲＷＢＳにマスクすることができ、メモリセル５
のデータをデータアンプ回路４より信号ＲＷＢＳに取り
出し、ライトアンプで再書き込みする回路が実現するこ
とができる。
【００２７】
【発明の効果】以上説明したように、本発明は、ライト
パービット機能を有する回路において、ライトパービッ
トの書き込み禁止時にデータイン回路からの出力データ
を止めることにより、少ない素子及び信号線で回路構成
することができるという効果がある。
パービット機能を有する回路において、ライトパービッ
トの書き込み禁止時にデータイン回路からの出力データ
を止めることにより、少ない素子及び信号線で回路構成
することができるという効果がある。
【図１】本発明の一実施例の半導体記憶回路を示すブロ
ック図である。
ック図である。
【図２】図１に示したライトパービットの機能部分を示
した回路図である。
した回路図である。
【図３】図１に示した実施例の各部の信号線波形の第１
の部分を示すタイミング図である。
の部分を示すタイミング図である。
【図４】図３の第２の部分を示すタイミング図である。
【図５】従来例の半導体記憶回路の１データ入出力部の
ブロック図である。
ブロック図である。
【図６】図５のライトパービットの入力波形を示すタイ
ミング図である。
ミング図である。
１ データイン回路 ２ ライトパービット判定回路 ３ ライトバッファ回路 ４ データアンプ回路 ５ メモリセル ３０，３１ ＡＮＤゲート ３２，３３ ＮＡＮＤゲート ３４，３５ ＮＯＲゲート ３６ ＯＲゲート ３７，３８，３９，４０ インバータ ４１ データ入出力のデータ保持用フリップフロップ ４２ ライトパービット禁止データ保持用フリップフ
ロップ ４３ Ｐチャネル型電界効果トランジスタ ４４ Ｎチャネル型電界効果トランジスタ Ａ１〜Ａ２４ 接点 ５０，５１ 高レベルの波形 ６０ ライトパービット禁止時の波形群 ６１ ライトパービット選択時の波形群
ロップ ４３ Ｐチャネル型電界効果トランジスタ ４４ Ｎチャネル型電界効果トランジスタ Ａ１〜Ａ２４ 接点 ５０，５１ 高レベルの波形 ６０ ライトパービット禁止時の波形群 ６１ ライトパービット選択時の波形群
Claims (1)
- 【請求項１】 複数のデータ入出力端子を持ち、ライト
パービット機能を有するダイナミックランダムアクセス
メモリを備えた半導体記憶回路において、前記ライトパ
ービット時にデータ入力がライト禁止の状態の場合，デ
ータイン回路からデータバスラインへの出力を止めると
共に、メモリセル内のデータをデータアンプにより前記
データバスラインに出力させ、データをライトアンプに
より再書き込みする手段を設けたことを特徴とする半導
体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080197A JPH05282867A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080197A JPH05282867A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282867A true JPH05282867A (ja) | 1993-10-29 |
Family
ID=13711663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080197A Withdrawn JPH05282867A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084230A1 (ja) * | 2003-03-20 | 2004-09-30 | Fujitsu Limited | 特殊書き込みモードを有する半導体記憶装置 |
-
1992
- 1992-04-02 JP JP4080197A patent/JPH05282867A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084230A1 (ja) * | 2003-03-20 | 2004-09-30 | Fujitsu Limited | 特殊書き込みモードを有する半導体記憶装置 |
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Legal Events
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |