JPH0527969B2 - - Google Patents
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- Publication number
- JPH0527969B2 JPH0527969B2 JP21070584A JP21070584A JPH0527969B2 JP H0527969 B2 JPH0527969 B2 JP H0527969B2 JP 21070584 A JP21070584 A JP 21070584A JP 21070584 A JP21070584 A JP 21070584A JP H0527969 B2 JPH0527969 B2 JP H0527969B2
- Authority
- JP
- Japan
- Prior art keywords
- resist
- conductor layer
- forming
- layer
- cms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- 238000001020 plasma etching Methods 0.000 claims description 10
- 150000001540 azides Chemical class 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
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- 239000000758 substrate Substances 0.000 claims description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Landscapes
- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半
導体基板上の段部の平坦化方法と微細パターン形
成方法に関するものである。
導体基板上の段部の平坦化方法と微細パターン形
成方法に関するものである。
複数の素子領域が形成された半導体基板上は、
素子領域を形成するための絶縁層が素子領域から
導出された導体層のために複数の段部を有し、レ
ジストでの微細パターン形成にはきわめて不利で
ある。一方、微細加工においては、リアクテイブ
イオンエツチング（以下RIEと略す）が主流であ
り、耐ドライエツチング性の良好なレジストが求
められているが、現状では、工程により2μm以上
の厚いアジド系紫外線レジストを使用し、ウエツ
ト現像するしかなく微細パターン形成には、限界
がある。
素子領域を形成するための絶縁層が素子領域から
導出された導体層のために複数の段部を有し、レ
ジストでの微細パターン形成にはきわめて不利で
ある。一方、微細加工においては、リアクテイブ
イオンエツチング（以下RIEと略す）が主流であ
り、耐ドライエツチング性の良好なレジストが求
められているが、現状では、工程により2μm以上
の厚いアジド系紫外線レジストを使用し、ウエツ
ト現像するしかなく微細パターン形成には、限界
がある。
また、RIEにおける微細加工においては、レジ
ストの形状が影響をおよぼすため従来のウエツト
現像では、垂直な形状は得られにくく、ドライエ
ツチングによる加工を行う必要がある。
ストの形状が影響をおよぼすため従来のウエツト
現像では、垂直な形状は得られにくく、ドライエ
ツチングによる加工を行う必要がある。
以上の点を解決するため、多層レジスト法が考
えられている。従来の多層レジストは、中間層の
ある三層レジスト法によるものがほとんどであ
る。これは、工程的にも複雑であり、O2プラズ
マを使用し、１層目レジストをパターニングする
ため垂直なレジスト形状が得られにくいという問
題がある。
えられている。従来の多層レジストは、中間層の
ある三層レジスト法によるものがほとんどであ
る。これは、工程的にも複雑であり、O2プラズ
マを使用し、１層目レジストをパターニングする
ため垂直なレジスト形状が得られにくいという問
題がある。
そこで、本発明によれば、CF4プラズマに対し
て、耐ドライエツチ性がないが、塩素系ガスプラ
ズマには、大きな耐ドライエツチ性を有するクロ
ロメチルスチレン（以下CMSと略す）を基礎と
したデイープウルトラバイオレツトレジストを１
層目に使用し、CF4に対して耐ドライエツチ性の
大きいアジド系の紫外線レジストを２層目に使用
することによつてCF4のRIEで１層目のCMSをパ
ターニングすることを特徴とする２層レジスト法
を提供するものである。
て、耐ドライエツチ性がないが、塩素系ガスプラ
ズマには、大きな耐ドライエツチ性を有するクロ
ロメチルスチレン（以下CMSと略す）を基礎と
したデイープウルトラバイオレツトレジストを１
層目に使用し、CF4に対して耐ドライエツチ性の
大きいアジド系の紫外線レジストを２層目に使用
することによつてCF4のRIEで１層目のCMSをパ
ターニングすることを特徴とする２層レジスト法
を提供するものである。
以下、図面を参照して、本発明の実施例を示
す。
す。
第１図にその工程を示すように、Al１上に
CMSレジスト２を２〜3μm塗布し、ベークして
固める（図Ａ）。これにより、Alの段差によるレ
ジストの凹凸をやわらげることができる。CMS
レジスト２は第２図に示すように、耐ドライエツ
チング性はないが、塩素系ガスプラズマには大き
な耐ドライエツチング性を示す。その後アジド系
紫外線レジストをCMSレジスト２の３分の１程
度塗布し、露光し、ウエツト現像を行う（第１図
Ｂ）。アジド系の紫外線レジスト２は、第２図に
示すように、CF4に対する耐ドライエツチング性
が大きい。次に２層目のレジストを塗布し露光す
るが、その時、下地は平坦であり、反射などもな
いので２層目のレジストのパターン形成はきわめ
て有利である。次にCF4ガスを用いたRIEでCMS
レジストをドライ加工する（第１図Ｃ）。RIEを
使うことで微細なレジストパターンが垂直な形状
でできあがる。この様に従来問題となつた、微細
化に不利な段差、レジストの厚さが、この方法で
解決され、1μm以下の微細なパターンが形成でき
る。
CMSレジスト２を２〜3μm塗布し、ベークして
固める（図Ａ）。これにより、Alの段差によるレ
ジストの凹凸をやわらげることができる。CMS
レジスト２は第２図に示すように、耐ドライエツ
チング性はないが、塩素系ガスプラズマには大き
な耐ドライエツチング性を示す。その後アジド系
紫外線レジストをCMSレジスト２の３分の１程
度塗布し、露光し、ウエツト現像を行う（第１図
Ｂ）。アジド系の紫外線レジスト２は、第２図に
示すように、CF4に対する耐ドライエツチング性
が大きい。次に２層目のレジストを塗布し露光す
るが、その時、下地は平坦であり、反射などもな
いので２層目のレジストのパターン形成はきわめ
て有利である。次にCF4ガスを用いたRIEでCMS
レジストをドライ加工する（第１図Ｃ）。RIEを
使うことで微細なレジストパターンが垂直な形状
でできあがる。この様に従来問題となつた、微細
化に不利な段差、レジストの厚さが、この方法で
解決され、1μm以下の微細なパターンが形成でき
る。
本実施例では、Alのパターニングについて行
つているが、特に塩素系ガスを用いるRIEにおい
て適用できるものである。このCMSというレジ
ストは、塩素系のガスでのRIEに対しては、特に
良好な耐ドライエツチ性を示すので、Al、ポリ
−Siだけでなく、アイソレーシヨンを行う場合の
深いエツチングには有効な方法である。
つているが、特に塩素系ガスを用いるRIEにおい
て適用できるものである。このCMSというレジ
ストは、塩素系のガスでのRIEに対しては、特に
良好な耐ドライエツチ性を示すので、Al、ポリ
−Siだけでなく、アイソレーシヨンを行う場合の
深いエツチングには有効な方法である。
第１図Ａ〜ＤはAl工程へ本発明を適用した実
施例を工程順に示した断面図で、第２図は各レジ
ストのエツチングレートを示すグラフである。 １……Al、２……CMSレジスト、３……アジ
ド系レジスト、４……CF4リアクテイブ・イオ
ン・エツチング、５……パターニングされたAl。
施例を工程順に示した断面図で、第２図は各レジ
ストのエツチングレートを示すグラフである。 １……Al、２……CMSレジスト、３……アジ
ド系レジスト、４……CF4リアクテイブ・イオ
ン・エツチング、５……パターニングされたAl。
Claims (1)
- 【特許請求の範囲】 １ 一主表面に凹凸を有する基板の前記一主表面
上にCF4系ガスで実質的にエツチングされない材
質の導体層を形成する工程と、前記導体層上に位
置するようにクロロメチルスチレンを基礎にした
デイープウルトラバイオレツトレジストを形成す
る工程と、前記デイープウルトラバイオレツトレ
ジスト上に位置するようにアジド系紫外線レジス
トのマスクパターンを形成する工程と、前記マス
クパターンをマスクとして前記デイープウルトラ
バイオレツトレジストをCF4系ガスを用いたリア
クテイブイオンエツチングでパターニングする工
程と、前記パターニング工程で露出した前記導体
層をエツチングする工程とを有することを特徴と
する半導体装置の製造方法。 ２ 前記導体層がAl、ポリ−Siから選ばれた材
質でできていることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21070584A JPS6188529A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21070584A JPS6188529A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188529A JPS6188529A (ja) | 1986-05-06 |
| JPH0527969B2 true JPH0527969B2 (ja) | 1993-04-22 |
Family
ID=16593732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21070584A Granted JPS6188529A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188529A (ja) |
-
1984
- 1984-10-08 JP JP21070584A patent/JPS6188529A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6188529A (ja) | 1986-05-06 |
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