JPH05275542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05275542A JPH05275542A JP7431192A JP7431192A JPH05275542A JP H05275542 A JPH05275542 A JP H05275542A JP 7431192 A JP7431192 A JP 7431192A JP 7431192 A JP7431192 A JP 7431192A JP H05275542 A JPH05275542 A JP H05275542A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- contact hole
- film
- forming
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 配線層間での導通不良を防止し、装置の信頼
性を高める。 【構成】 半導体基板１上に第１の配線層３を形成する
工程と、第１の配線層３の表面上に層間絶縁膜４を形成
する工程と、層間絶縁膜４にコンタクトホール９を開孔
し、第１の配線層３の所望の領域を露出させる工程と、
少なくともコンタクトホールの底面６及び側面上に導電
性膜１０を形成する工程と、コンタクトホール６底面の
導電性膜１０と、この導電性膜１０と第１の配線層３と
の間に自然酸化により形成された自然酸化膜とを除去す
る工程と、層間絶縁膜４とコンタクトホール９の底面６
及び側面上に第２の配線層８を形成する工程とを備え
る。
性を高める。 【構成】 半導体基板１上に第１の配線層３を形成する
工程と、第１の配線層３の表面上に層間絶縁膜４を形成
する工程と、層間絶縁膜４にコンタクトホール９を開孔
し、第１の配線層３の所望の領域を露出させる工程と、
少なくともコンタクトホールの底面６及び側面上に導電
性膜１０を形成する工程と、コンタクトホール６底面の
導電性膜１０と、この導電性膜１０と第１の配線層３と
の間に自然酸化により形成された自然酸化膜とを除去す
る工程と、層間絶縁膜４とコンタクトホール９の底面６
及び側面上に第２の配線層８を形成する工程とを備え
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に多層配線を形成する場合のコンタクトホー
ルの形成に関するものである。
係わり、特に多層配線を形成する場合のコンタクトホー
ルの形成に関するものである。
【０００２】
【従来の技術】従来のコンタクトホールを製造する方法
について、図２を参照して説明する。
について、図２を参照して説明する。
【０００３】図２（ａ）のように、半導体基板１の表面
上に約１００００オングストロームのシリコン酸化膜２
が形成され、その表面にアルミニウムが約８０００オン
グストロームの厚さに堆積され、パターニングされて第
１層目のアルミニウム配線層３が形成されている。アル
ミニウム配線層３上に、シリコン酸化物がＣＶＤ法によ
り１００００〜１５０００オングストロームの厚さに堆
積されて層間絶縁膜４が形成される。この層間絶縁膜４
上にレジストが塗布され、コンタクトホールを形成すべ
き領域が除去されるようにパターニングが行われて、レ
ジスト膜５が形成される。
上に約１００００オングストロームのシリコン酸化膜２
が形成され、その表面にアルミニウムが約８０００オン
グストロームの厚さに堆積され、パターニングされて第
１層目のアルミニウム配線層３が形成されている。アル
ミニウム配線層３上に、シリコン酸化物がＣＶＤ法によ
り１００００〜１５０００オングストロームの厚さに堆
積されて層間絶縁膜４が形成される。この層間絶縁膜４
上にレジストが塗布され、コンタクトホールを形成すべ
き領域が除去されるようにパターニングが行われて、レ
ジスト膜５が形成される。
【０００４】図２（ｂ）のように、このレジスト膜５を
マスクとして反応性イオンエッチングが行われ、コンタ
クトホール９が層間絶縁膜４に形成されて、アルミニウ
ム配線層３の表面の一部が露出される。
マスクとして反応性イオンエッチングが行われ、コンタ
クトホール９が層間絶縁膜４に形成されて、アルミニウ
ム配線層３の表面の一部が露出される。
【０００５】この後、スパッタリング法によりアルミニ
ウムが堆積されて、第２層目のアルミニウム配線層が形
成される。しかし、コンタクトホール９の底面では、露
出したアルミニウム配線層３の表面が自然酸化膜（Ａｌ
2 Ｏ3 ）６で覆われている。このため、この状態では第
１層目のアルミニウム配線層３と第２層目のアルミニウ
ム配線層との間で導通がとれないことになる。
ウムが堆積されて、第２層目のアルミニウム配線層が形
成される。しかし、コンタクトホール９の底面では、露
出したアルミニウム配線層３の表面が自然酸化膜（Ａｌ
2 Ｏ3 ）６で覆われている。このため、この状態では第
１層目のアルミニウム配線層３と第２層目のアルミニウ
ム配線層との間で導通がとれないことになる。
【０００６】そこで、アルミニウムを堆積するまえに、
図２（ｃ）のようにアルゴン（Ａｒ）でスパッタエッチ
ングが行われ底面の自然酸化膜６が除去される。そし
て、同じ真空炉中で連続して、約１００００オングスト
ロームの膜厚でアルミニウムがスパッタリング法により
堆積される。
図２（ｃ）のようにアルゴン（Ａｒ）でスパッタエッチ
ングが行われ底面の自然酸化膜６が除去される。そし
て、同じ真空炉中で連続して、約１００００オングスト
ロームの膜厚でアルミニウムがスパッタリング法により
堆積される。
【０００７】堆積されたアルミニウム層にパターニング
が行われ、図２（ｄ）のように第２層目のアルミニウム
配線層８が形成される。
が行われ、図２（ｄ）のように第２層目のアルミニウム
配線層８が形成される。
【０００８】
【発明が解決しようとする課題】しかし、従来の製造方
法には次のような問題があった。図２（ｃ）において、
コンタクトホール９の底面の自然酸化膜６を除去するた
めにスパッタエッチングを行うと、コンタクトホール９
の側面の層間絶縁膜４も矢印Ａのように同時にエッチン
グされる。除去されたシリコン酸化膜は、コンタクトホ
ール９の底面のアルミニウム配線層３上に堆積する。底
面エッチングと側面からエッチングされたシリコン酸化
膜の堆積が同時に起こり、結果的に、再び絶縁膜７が形
成されることになる。従って、この絶縁膜７により第１
層目と第２層目のアルミニウム配線層の導通がとれない
という事態が起こる。このような現象は、微細化が進み
コンタクトホール９の直径が１．５μｍ以下になるとよ
り発生しやすく、信頼性の著しい低下を招くことにな
る。
法には次のような問題があった。図２（ｃ）において、
コンタクトホール９の底面の自然酸化膜６を除去するた
めにスパッタエッチングを行うと、コンタクトホール９
の側面の層間絶縁膜４も矢印Ａのように同時にエッチン
グされる。除去されたシリコン酸化膜は、コンタクトホ
ール９の底面のアルミニウム配線層３上に堆積する。底
面エッチングと側面からエッチングされたシリコン酸化
膜の堆積が同時に起こり、結果的に、再び絶縁膜７が形
成されることになる。従って、この絶縁膜７により第１
層目と第２層目のアルミニウム配線層の導通がとれない
という事態が起こる。このような現象は、微細化が進み
コンタクトホール９の直径が１．５μｍ以下になるとよ
り発生しやすく、信頼性の著しい低下を招くことにな
る。
【０００９】本発明は上記事情に鑑みてなされたもので
あり、配線層間で導通不良が起こるのを防止し、信頼性
の高い装置を製造し得る半導体装置の製造方法を提供す
ることを目的とする。
あり、配線層間で導通不良が起こるのを防止し、信頼性
の高い装置を製造し得る半導体装置の製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の配線層を形成する工程
と、第１の配線層の表面上に層間絶縁膜を形成する工程
と、層間絶縁膜にコンタクトホールを開孔し、第１の配
線層の所望の領域を露出させる工程と、少なくともコン
タクトホールの底面及び側面上に導電性膜を形成する工
程と、コンタクトホール底面の導電性膜と、この導電性
膜と第１の配線層との間に自然酸化により形成された自
然酸化膜とを除去する工程と、層間絶縁膜とコンタクト
ホールの底面及び側面上に第２の配線層を形成する工程
とを備えたことを特徴としている。
造方法は、半導体基板上に第１の配線層を形成する工程
と、第１の配線層の表面上に層間絶縁膜を形成する工程
と、層間絶縁膜にコンタクトホールを開孔し、第１の配
線層の所望の領域を露出させる工程と、少なくともコン
タクトホールの底面及び側面上に導電性膜を形成する工
程と、コンタクトホール底面の導電性膜と、この導電性
膜と第１の配線層との間に自然酸化により形成された自
然酸化膜とを除去する工程と、層間絶縁膜とコンタクト
ホールの底面及び側面上に第２の配線層を形成する工程
とを備えたことを特徴としている。
【００１１】
【作用】層間絶縁膜にコンタクトホールを開孔し、第１
の配線層の表面を露出すると、自然酸化によって自然酸
化膜が形成される。この後、少なくともコンタクトホー
ルの底面と側面上に導電性膜を形成し、底面の導電性膜
と自然酸化膜とを除去する。この場合に、コンタクトホ
ール側面の導電性膜も同時に除去されて、底面の第１の
アルミニウム配線層上に堆積される。しかし、この導電
性膜は導電性を有するため、この後形成される第２の配
線層と第１の配線層との間の導通には、全く支障を与え
ず、安定した電気的特性が得られる。
の配線層の表面を露出すると、自然酸化によって自然酸
化膜が形成される。この後、少なくともコンタクトホー
ルの底面と側面上に導電性膜を形成し、底面の導電性膜
と自然酸化膜とを除去する。この場合に、コンタクトホ
ール側面の導電性膜も同時に除去されて、底面の第１の
アルミニウム配線層上に堆積される。しかし、この導電
性膜は導電性を有するため、この後形成される第２の配
線層と第１の配線層との間の導通には、全く支障を与え
ず、安定した電気的特性が得られる。
【００１２】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１（ａ）に示されるように、従来の場
合と同様に半導体基板１上にシリコン酸化膜２，第１層
目のアルミ配線層３，層間絶縁膜４が順に形成されてい
く。層間絶縁膜４上に、コンタクトホールの領域が除去
されたレジスト膜５が形成され、反応性イオンエッチン
グが行われて図１（ｂ）のようにコンタクトホール９が
形成される。
して説明する。図１（ａ）に示されるように、従来の場
合と同様に半導体基板１上にシリコン酸化膜２，第１層
目のアルミ配線層３，層間絶縁膜４が順に形成されてい
く。層間絶縁膜４上に、コンタクトホールの領域が除去
されたレジスト膜５が形成され、反応性イオンエッチン
グが行われて図１（ｂ）のようにコンタクトホール９が
形成される。
【００１３】図１（ｃ）に示されるように、表面全体に
チタン（Ｔｉ）がスパッタリング法により堆積され、２
００オングストロームの膜厚のチタン膜１０が形成され
る。これにより、コンタクトホール９の底面及び側面も
チタン膜１０で覆われる。ここで、チタン膜１０を形成
するまでの間に自然酸化が起こるため、チタン膜１０と
アルミニウム配線層３との間には自然酸化膜６が形成さ
れる。しかし、チタン膜１０の形成を行う前の段階でス
パッタエッチング等により自然酸化膜６の除去を行う必
要はない。
チタン（Ｔｉ）がスパッタリング法により堆積され、２
００オングストロームの膜厚のチタン膜１０が形成され
る。これにより、コンタクトホール９の底面及び側面も
チタン膜１０で覆われる。ここで、チタン膜１０を形成
するまでの間に自然酸化が起こるため、チタン膜１０と
アルミニウム配線層３との間には自然酸化膜６が形成さ
れる。しかし、チタン膜１０の形成を行う前の段階でス
パッタエッチング等により自然酸化膜６の除去を行う必
要はない。
【００１４】第２層目のアルミニウム配線層が形成され
るまえに、チタン膜１０がアルゴンによるスパッタリン
グでエッチングされる。これにより、図１（ｄ）のよう
にコンタクトホール９以外の層間絶縁膜４の表面と、コ
ンタクトホール９の底面からチタン膜１０が除去され
て、コンタクトホール９の側面にのみ残る。このとき、
底面６においてチタン膜１０とアルミニウム配線層３と
の間に存在していた自然酸化膜も、同時に除去される。
また、コンタクトホール９の側面に残されたチタン膜１
０ａが矢印Ｂのようにスパッタリングが行われて除去さ
れ、底面のアルミニウム配線層３上に堆積される。しか
し、このチタン膜１１は導電性物質であり、アルミニウ
ム配線層３のコンタクト抵抗を上昇させず問題はない。
るまえに、チタン膜１０がアルゴンによるスパッタリン
グでエッチングされる。これにより、図１（ｄ）のよう
にコンタクトホール９以外の層間絶縁膜４の表面と、コ
ンタクトホール９の底面からチタン膜１０が除去され
て、コンタクトホール９の側面にのみ残る。このとき、
底面６においてチタン膜１０とアルミニウム配線層３と
の間に存在していた自然酸化膜も、同時に除去される。
また、コンタクトホール９の側面に残されたチタン膜１
０ａが矢印Ｂのようにスパッタリングが行われて除去さ
れ、底面のアルミニウム配線層３上に堆積される。しか
し、このチタン膜１１は導電性物質であり、アルミニウ
ム配線層３のコンタクト抵抗を上昇させず問題はない。
【００１５】真空炉中で、連続して表面上にアルミニウ
ムがスパッタリング法で堆積され、パターニングが行わ
れて図１（ｅ）のように第２層目のアルミニウム配線層
８が形成される。
ムがスパッタリング法で堆積され、パターニングが行わ
れて図１（ｅ）のように第２層目のアルミニウム配線層
８が形成される。
【００１６】このように、本実施例によれば第１層目の
アルミニウム配線層にコンタクトホールを開孔した後、
表面全体をチタン膜で覆い、コンタクトホール底面のチ
タン膜と、このチタン膜とアルミニウム配線層との間の
自然酸化膜とを同時にスパッタエッチングにより除去す
る。この後、第２層目のアルミニウム配線層を形成する
ため、コンタクトホール底面において、第１層目のアル
ミニウム配線層と第２層目のアルミニウム配線層との間
には絶縁物質は存在しない。従って、両者の間で確実な
導通が得られ、電気的に安定し信頼性の高い装置を得る
ことができる。
アルミニウム配線層にコンタクトホールを開孔した後、
表面全体をチタン膜で覆い、コンタクトホール底面のチ
タン膜と、このチタン膜とアルミニウム配線層との間の
自然酸化膜とを同時にスパッタエッチングにより除去す
る。この後、第２層目のアルミニウム配線層を形成する
ため、コンタクトホール底面において、第１層目のアル
ミニウム配線層と第２層目のアルミニウム配線層との間
には絶縁物質は存在しない。従って、両者の間で確実な
導通が得られ、電気的に安定し信頼性の高い装置を得る
ことができる。
【００１７】上述した実施例は一例であり、本発明を限
定するものではない。例えば、実施例ではコンタクトホ
ール開孔後にチタン膜を形成しているが、タングステン
（Ｗ）やタングステンシリサイド（ＷＳｉ）、チタンナ
イトライド（ＴｉＮ）、チタンシリサイド（ＴｉＳ
ｉ）、モリブデン（Ｍｏ）、モリブデンシリサイド（Ｍ
ｏＳｉ）等の導電性物質から成る膜を形成してもよい。
また膜の形成には、スパッタリング法に限らずＣＶＤ法
等を用いることもできる。
定するものではない。例えば、実施例ではコンタクトホ
ール開孔後にチタン膜を形成しているが、タングステン
（Ｗ）やタングステンシリサイド（ＷＳｉ）、チタンナ
イトライド（ＴｉＮ）、チタンシリサイド（ＴｉＳ
ｉ）、モリブデン（Ｍｏ）、モリブデンシリサイド（Ｍ
ｏＳｉ）等の導電性物質から成る膜を形成してもよい。
また膜の形成には、スパッタリング法に限らずＣＶＤ法
等を用いることもできる。
【００１８】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、層間絶縁膜にコンタクトホールを
開孔して第１の配線層の表面を露出し、少なくともコン
タクトホールの底面と側面上に導電性膜を形成した後、
底面の導電性膜と自然酸化膜とを除去する。この場合
に、コンタクトホール側面の導電性膜も同時に除去され
て底面の第１のアルミニウム配線層上に堆積されるが、
導電性ゆえこの後形成される第２の配線層と第１の配線
層との間の導通には支障がなく、安定した電気的特性が
得られ装置の信頼性を高めることができる。
の製造方法によれば、層間絶縁膜にコンタクトホールを
開孔して第１の配線層の表面を露出し、少なくともコン
タクトホールの底面と側面上に導電性膜を形成した後、
底面の導電性膜と自然酸化膜とを除去する。この場合
に、コンタクトホール側面の導電性膜も同時に除去され
て底面の第１のアルミニウム配線層上に堆積されるが、
導電性ゆえこの後形成される第２の配線層と第１の配線
層との間の導通には支障がなく、安定した電気的特性が
得られ装置の信頼性を高めることができる。
【図１】本発明の一実施例による半導体装置の製造方法
を工程別に示した素子断面図。
を工程別に示した素子断面図。
【図２】従来の半導体装置の製造方法を工程別に示した
素子断面図。
素子断面図。
１ 半導体基板 ２ シリコン酸化膜 ３，８ アルミニウム配線層 ４ 層間絶縁膜 ５ レジスト膜 ６ 自然酸化膜 ９ コンタクトホール １０，１０ａ チタン膜
Claims (1)
- 【請求項１】半導体基板上に第１の配線層を形成する工
程と、 前記第１の配線層の表面上に層間絶縁膜を形成する工程
と、 前記層間絶縁膜にコンタクトホールを開孔し、前記第１
の配線層の所望の領域を露出させる工程と、 少なくとも、前記コンタクトホールの底面及び側面上に
導電性膜を形成する工程と、 前記コンタクトホール底面の前記導電性膜と、この導電
性膜と前記第１の配線層との間に自然酸化により形成さ
れた自然酸化膜とを除去する工程と、 前記層間絶縁膜と前記コンタクトホールの底面及び側面
上に、第２の配線層を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7431192A JPH05275542A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7431192A JPH05275542A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275542A true JPH05275542A (ja) | 1993-10-22 |
Family
ID=13543458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7431192A Pending JPH05275542A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275542A (ja) |
-
1992
- 1992-03-30 JP JP7431192A patent/JPH05275542A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6110256A (ja) | 集積回路の接点孔への相互接続線の自動位置決め方法 | |
| US5266519A (en) | Method for forming a metal conductor in semiconductor device | |
| US5422307A (en) | Method of making an ohmic electrode using a TiW layer and an Au layer | |
| JPH06104341A (ja) | 半導体集積回路およびその製造方法 | |
| US4855252A (en) | Process for making self-aligned contacts | |
| JP2773072B2 (ja) | 半導体素子の金属配線の形成方法 | |
| US5712195A (en) | Method for making via structure with metallic spacer | |
| JPH0228253B2 (ja) | ||
| JPH11145141A (ja) | 半導体装置 | |
| JPH05275542A (ja) | 半導体装置の製造方法 | |
| JPH08139190A (ja) | 半導体装置の製造方法 | |
| JP2896978B2 (ja) | 半導体素子の多層配線形成方法 | |
| JP3208608B2 (ja) | 配線形成方法 | |
| JPH0536846A (ja) | 半導体装置の製造方法 | |
| JPH10209276A (ja) | 配線形成方法 | |
| JPH0786209A (ja) | 半導体装置の製造方法 | |
| JP2000208620A (ja) | 半導体装置の製造方法 | |
| JP3329148B2 (ja) | 配線形成方法 | |
| JPH05326518A (ja) | 半導体装置、周辺配線並びにそれらの製造方法 | |
| JPH0794481A (ja) | 半導体装置の製造方法 | |
| JPH06177255A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01211948A (ja) | 半導体装置の製造方法 | |
| JP2000031271A (ja) | 多層配線の半導体装置の製造方法 | |
| JPH09246378A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001291769A (ja) | 半導体装置及びその製造方法 |