JPH05274811A - Ｐｒｍｌコードを実行するための方法と装置 - Google Patents
Ｐｒｍｌコードを実行するための方法と装置Info
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- JPH05274811A JPH05274811A JP4331588A JP33158892A JPH05274811A JP H05274811 A JPH05274811 A JP H05274811A JP 4331588 A JP4331588 A JP 4331588A JP 33158892 A JP33158892 A JP 33158892A JP H05274811 A JPH05274811 A JP H05274811A
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
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- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 直接アクセス記憶装置（ＤＡＳＤ）のパーシ
ャル・レスポンス最尤（ＰＲＭＬ）データ・チャネルの
ために、２進データの予め設定されたビット数を、予め
設定されたビット数を有するコードワードに、符号化す
るための装置と方法を提供する。 【構成】 データ・ビットの"１"の最大数、及びラン・
レングス制限（０、８、１２、∞）と（０、８、６、
∞）を有するレート８／９ブロック・コードは、タイミ
ング制御及びゲイン制御を提供し、ＰＲＭチャネルの非
等化の影響に対する感受性を減じる。
ャル・レスポンス最尤（ＰＲＭＬ）データ・チャネルの
ために、２進データの予め設定されたビット数を、予め
設定されたビット数を有するコードワードに、符号化す
るための装置と方法を提供する。 【構成】 データ・ビットの"１"の最大数、及びラン・
レングス制限（０、８、１２、∞）と（０、８、６、
∞）を有するレート８／９ブロック・コードは、タイミ
ング制御及びゲイン制御を提供し、ＰＲＭチャネルの非
等化の影響に対する感受性を減じる。
Description
【０００１】
【産業上の利用分野】本発明は、一般にデータの符号化
に関し、特に、直接アクセス記憶装置（ＤＡＳＤ）にお
けるパーシャル・リスポンス最尤（ＰＲＭＬ）データ・
チャネルのためのデータの符号化の方法と装置に関す
る。
に関し、特に、直接アクセス記憶装置（ＤＡＳＤ）にお
けるパーシャル・リスポンス最尤（ＰＲＭＬ）データ・
チャネルのためのデータの符号化の方法と装置に関す
る。
【０００２】
【従来の技術】コンピュータは、通常、データが書込ま
れ、後で使用するためにデータを読出しできる媒体を持
つ補助記憶装置を有する。スタックされて一般に回転す
る固定磁気ディスクを組み込んでいるディスク駆動装置
は、データをディスク面に磁気形式で記憶するために使
用される。データは、ディスク面に配列された同心の半
径方向に間隔あるデータ情報トラックに記録される。ト
ランスジューサ・ヘッドはディスクの半径上を往復し
て、ディスクに対してデータの読書きを行う。最尤シー
ケンス検知技術でのパーシャル・リスポンス信号化は、
デジタル・データ通信及び記録応用例で知られている。
データ記録の高密度化及びデータ転送速度の高速化は、
ディスクのデジタル・データの読書きにおいてＰＲＭＬ
チャネルの使用となった。
れ、後で使用するためにデータを読出しできる媒体を持
つ補助記憶装置を有する。スタックされて一般に回転す
る固定磁気ディスクを組み込んでいるディスク駆動装置
は、データをディスク面に磁気形式で記憶するために使
用される。データは、ディスク面に配列された同心の半
径方向に間隔あるデータ情報トラックに記録される。ト
ランスジューサ・ヘッドはディスクの半径上を往復し
て、ディスクに対してデータの読書きを行う。最尤シー
ケンス検知技術でのパーシャル・リスポンス信号化は、
デジタル・データ通信及び記録応用例で知られている。
データ記録の高密度化及びデータ転送速度の高速化は、
ディスクのデジタル・データの読書きにおいてＰＲＭＬ
チャネルの使用となった。
【０００３】非符号化の２進データは、ＰＲＭＬデータ
・チャネルの使用には適切でない。これは、非制約の顧
客データは、空白信号の長いスパン、又はタイミングを
与えない隣接する"０"、又はチャネルに対するゲイン情
報を含む可能性があり、読出し信号波形に対する正しい
タイミング及びゲイン・トラッキングを妨げる。レート
８／９変調コードは、ＰＲＭＬタイミング及びゲイン制
御ループのための、最小修正率を保証するＰＲＭＬチャ
ネルでの使用で知られている。
・チャネルの使用には適切でない。これは、非制約の顧
客データは、空白信号の長いスパン、又はタイミングを
与えない隣接する"０"、又はチャネルに対するゲイン情
報を含む可能性があり、読出し信号波形に対する正しい
タイミング及びゲイン・トラッキングを妨げる。レート
８／９変調コードは、ＰＲＭＬタイミング及びゲイン制
御ループのための、最小修正率を保証するＰＲＭＬチャ
ネルでの使用で知られている。
【０００４】米国特許第４７８６８９０号は、ラン・レ
ングス限界（RLL:run-lengthlimited） のレート８／９
コードを使用したクラスIVのＰＲＭＬチャネルを述べ
る。開示されたクラスIVのパーシャル・リスポンス・チ
ャネルの多項式は、（１−Ｄ2）に等しい。ここにおい
て、Ｄは遅延演算子であり、並びにＤ2は、２ビット倍
の遅延であり、及びチャネル応答出力波形は、入力波形
から、２ビット期間だけ遅れた同じ波形を差し引くこと
を述べている。（ｄ＝０、ｋ＝３／ｋ１＝５）のＰＲＭ
Ｌ変調符号は、８ビットの２進データを、９ビットのコ
ード・シーケンスで構成するコードワードに符号化する
のに利用され、コード・シーケンス内で許容される連続
する"０"の最大数ｋは３であり、及び全てが偶数の又は
奇数のサブシーケンスにおける連続する"０"の最大数ｋ
１は５である。ゼロより大きい連続する"０"の最小数ｄ
は、符号間干渉（ＩＳＩ）に対するＰＲＭＬチャネルの
補正が、ＭＬ検知器でも行われるので必要とされない。
ングス限界（RLL:run-lengthlimited） のレート８／９
コードを使用したクラスIVのＰＲＭＬチャネルを述べ
る。開示されたクラスIVのパーシャル・リスポンス・チ
ャネルの多項式は、（１−Ｄ2）に等しい。ここにおい
て、Ｄは遅延演算子であり、並びにＤ2は、２ビット倍
の遅延であり、及びチャネル応答出力波形は、入力波形
から、２ビット期間だけ遅れた同じ波形を差し引くこと
を述べている。（ｄ＝０、ｋ＝３／ｋ１＝５）のＰＲＭ
Ｌ変調符号は、８ビットの２進データを、９ビットのコ
ード・シーケンスで構成するコードワードに符号化する
のに利用され、コード・シーケンス内で許容される連続
する"０"の最大数ｋは３であり、及び全てが偶数の又は
奇数のサブシーケンスにおける連続する"０"の最大数ｋ
１は５である。ゼロより大きい連続する"０"の最小数ｄ
は、符号間干渉（ＩＳＩ）に対するＰＲＭＬチャネルの
補正が、ＭＬ検知器でも行われるので必要とされない。
【０００５】米国特許第４７０７６８１号は、（０、４
／４）制限と（０、３／６）制限を有するレート８／９
ＲＬＬブロック・コードを述べる。
／４）制限と（０、３／６）制限を有するレート８／９
ＲＬＬブロック・コードを述べる。
【０００６】タイミング制御及びゲイン制御に対する既
知のコードの、及び非等化に対する感受性の欠点は、コ
ードにおける、少くとも、あるコードワードのＰＲＭＬ
チャネルに影響を与える。
知のコードの、及び非等化に対する感受性の欠点は、コ
ードにおける、少くとも、あるコードワードのＰＲＭＬ
チャネルに影響を与える。
【０００７】
【発明が解決しようとする課題】本発明の重要な目的
は、タイミングの修正を改善するために、及びパーシャ
ル・リスポンス・チャネルの非等化に対する感受性を減
少させるために、高速でデータの入力ストリングを符号
化するための改善方法を提供することにある。本発明の
他の目的は、ＰＲＭＬチャネルを介してデジタル・デー
タの伝送のために、効果的、且つ能率的に設定できるエ
ンコーダ及びデコーダの構成を提供することにある。本
発明の他の目的は、ハードウェアの要求事項を減らして
簡単にするエンコーダ及びデコーダの構成を提供し、且
つこのような改善コーディング方法及び従来技術の配置
による多くの欠点を克服するエンコーダ及びデコーダの
構成を提供するためにある。
は、タイミングの修正を改善するために、及びパーシャ
ル・リスポンス・チャネルの非等化に対する感受性を減
少させるために、高速でデータの入力ストリングを符号
化するための改善方法を提供することにある。本発明の
他の目的は、ＰＲＭＬチャネルを介してデジタル・デー
タの伝送のために、効果的、且つ能率的に設定できるエ
ンコーダ及びデコーダの構成を提供することにある。本
発明の他の目的は、ハードウェアの要求事項を減らして
簡単にするエンコーダ及びデコーダの構成を提供し、且
つこのような改善コーディング方法及び従来技術の配置
による多くの欠点を克服するエンコーダ及びデコーダの
構成を提供するためにある。
【０００８】
【課題を解決するための手段】簡単にいえば、本発明の
目的及び利点は、直接アクセス記憶装置（ＤＡＳＤ）の
パーシャル・リスポンス最尤（ＰＲＭＬ）データ・チャ
ネルのために、２進データの予め設定されたビット数
を、予め設定されたビット数を有するコードワードに符
号化するための装置と方法によって実現される。２進デ
ータが受信され、これに応答して、コードワードのシー
ケンスが生成される。各々の生成されたコードワード
は"０"よりも多くの数の"１"を有する。生成されたコー
ドワードのシーケンスは最初に予め設定された数より少
ない連続する"０"を有し、且つ２つのサブシーケンスを
有し、一方のサブシーケンスは奇数のビット位置を有
し、他方のサブシーケンスは偶数のビット位置を有す
る。各々のサブシーケンスは、２番目に予め設定された
数より少ない"０"を有する。
目的及び利点は、直接アクセス記憶装置（ＤＡＳＤ）の
パーシャル・リスポンス最尤（ＰＲＭＬ）データ・チャ
ネルのために、２進データの予め設定されたビット数
を、予め設定されたビット数を有するコードワードに符
号化するための装置と方法によって実現される。２進デ
ータが受信され、これに応答して、コードワードのシー
ケンスが生成される。各々の生成されたコードワード
は"０"よりも多くの数の"１"を有する。生成されたコー
ドワードのシーケンスは最初に予め設定された数より少
ない連続する"０"を有し、且つ２つのサブシーケンスを
有し、一方のサブシーケンスは奇数のビット位置を有
し、他方のサブシーケンスは偶数のビット位置を有す
る。各々のサブシーケンスは、２番目に予め設定された
数より少ない"０"を有する。
【０００９】本発明の目的は、タイミング制御及びゲイ
ン制御を提供し、ＰＲＭチャネルの非等化の影響に対す
る感受性を減じる"１"の最大数、及びランレングス制限
（０、８、１２、∞）と（０、８、６、∞）を有するレ
ート８／９ブロック・コードによって成し遂げられる。
ン制御を提供し、ＰＲＭチャネルの非等化の影響に対す
る感受性を減じる"１"の最大数、及びランレングス制限
（０、８、１２、∞）と（０、８、６、∞）を有するレ
ート８／９ブロック・コードによって成し遂げられる。
【００１０】
【実施例】ここで図１を参照するに、本発明のコーディ
ング方法を実行する直接アクセス記憶装置のパーシャル
・リスポンス最尤（ＰＲＭＬ）記録チャネル１０のブロ
ック図が示されている。書込まれるデータはエンコーダ
１２に印加される。エンコーダ１２は、（１−Ｄ2 ）演
算で表されるクラスIVのパーシャル・リスポンス（Ｐ
Ｒ）チャネル１４への入力として働くコード化データ或
いはコードワードを作り出す。チャネル出力は、チャネ
ル１４によって生成され、データ読出しの最尤（ＭＬ）
検知プロセスを完全にするために、デコーダ１８に結合
されたビタービ検知器１６によって検知される。
ング方法を実行する直接アクセス記憶装置のパーシャル
・リスポンス最尤（ＰＲＭＬ）記録チャネル１０のブロ
ック図が示されている。書込まれるデータはエンコーダ
１２に印加される。エンコーダ１２は、（１−Ｄ2 ）演
算で表されるクラスIVのパーシャル・リスポンス（Ｐ
Ｒ）チャネル１４への入力として働くコード化データ或
いはコードワードを作り出す。チャネル出力は、チャネ
ル１４によって生成され、データ読出しの最尤（ＭＬ）
検知プロセスを完全にするために、デコーダ１８に結合
されたビタービ検知器１６によって検知される。
【００１１】ＰＲのクラスIVのチャネル転送関数（１−
Ｄ2 ）は、各々が（１−Ｄ）で表される転送関数を表す
２つの独立したインタリーブされたダイコード・チャネ
ルに等しい。ここにおいてＤは、１つのインタリーブさ
れたサンプル遅延を表す。顧客データ入力ストリーム
は、エンコーダ１２に印加され、符号化される。チャネ
ル出力の奇数の及び偶数のシーケンスは、ビタービ検知
器１６によって検知され、デコーダ１８に印加される。
次に、デコーダ１８は、チャネル入力データを生成す
る。
Ｄ2 ）は、各々が（１−Ｄ）で表される転送関数を表す
２つの独立したインタリーブされたダイコード・チャネ
ルに等しい。ここにおいてＤは、１つのインタリーブさ
れたサンプル遅延を表す。顧客データ入力ストリーム
は、エンコーダ１２に印加され、符号化される。チャネ
ル出力の奇数の及び偶数のシーケンスは、ビタービ検知
器１６によって検知され、デコーダ１８に印加される。
次に、デコーダ１８は、チャネル入力データを生成す
る。
【００１２】磁気記録に特に有効であるレート８／９ブ
ロック・コードは、ＰＲＭＬチャネル１０での使用に提
供される。レート８／９コードで、データ入力の全ての
８ビットのデータ・バイトに対して、９ビットの符号化
ブロック又はコードワードが生成される。ビタービ検知
器１６を正しく動作させるには、コーディング制約条件
であるＩｏ≦ＰＭが必要である。ここで、Ｉｏは、全て
が偶数又は奇数であるシーケンスの範囲内の隣接する"
０"の最大数を表し、及びＰＭは、ビタービ検知器１６
のパス・メモリのインタリーブされた長さに等しい。レ
ート８／９ブロック・コードに対するラン・レングス限
界（ＲＬＬ）制限は、（ｄ、Ｇｏ、Ｉｏ、Ｇ１）表記を
用いて識別される。ｄは隣接する"０"の最小数を指定
し、Ｇｏは隣接する"０"の最大数又はチャネル出力コー
ド・ビットのシーケンスの"０"の最大ラン・レングスを
指定する。Ｇ１は隣接する"１"の最大数又はチャネル出
力コード・ビットのシーケンスの"１"の最大ラン・レン
グスを指定する。
ロック・コードは、ＰＲＭＬチャネル１０での使用に提
供される。レート８／９コードで、データ入力の全ての
８ビットのデータ・バイトに対して、９ビットの符号化
ブロック又はコードワードが生成される。ビタービ検知
器１６を正しく動作させるには、コーディング制約条件
であるＩｏ≦ＰＭが必要である。ここで、Ｉｏは、全て
が偶数又は奇数であるシーケンスの範囲内の隣接する"
０"の最大数を表し、及びＰＭは、ビタービ検知器１６
のパス・メモリのインタリーブされた長さに等しい。レ
ート８／９ブロック・コードに対するラン・レングス限
界（ＲＬＬ）制限は、（ｄ、Ｇｏ、Ｉｏ、Ｇ１）表記を
用いて識別される。ｄは隣接する"０"の最小数を指定
し、Ｇｏは隣接する"０"の最大数又はチャネル出力コー
ド・ビットのシーケンスの"０"の最大ラン・レングスを
指定する。Ｇ１は隣接する"１"の最大数又はチャネル出
力コード・ビットのシーケンスの"１"の最大ラン・レン
グスを指定する。
【００１３】本発明の２つのコードは、ラン・レングス
限定制限の（０、８、１２、∞）及び（０、８、６、
∞）のそれぞれを有し、各々のコードは、与えられたＩ
ｏ制約の、全ての２５６個の９ビットのコードワード内
の"１"の数を最大にする。表１、表２は、本発明のレー
ト８／９（０、８、１２、∞）及び（０、８、６、∞）
のＰＲＭＬ変調コードに対するコードワード割当て表で
ある。レート８／９（０、８、１２、∞）コードと
（０、８、６、∞）コードの両方は、少くとも５つの"
１"、即ち"０"が４以下を有するそれぞれが９ビットの
コードワードにおいて、"１"の数を最大にする。レート
８／９（０、８、６、∞）コードにおいて、低Ｉｏ制限
を得るために、３つのコードワードが、"１"を４つだけ
有するコードワードに次のように代替される。
限定制限の（０、８、１２、∞）及び（０、８、６、
∞）のそれぞれを有し、各々のコードは、与えられたＩ
ｏ制約の、全ての２５６個の９ビットのコードワード内
の"１"の数を最大にする。表１、表２は、本発明のレー
ト８／９（０、８、１２、∞）及び（０、８、６、∞）
のＰＲＭＬ変調コードに対するコードワード割当て表で
ある。レート８／９（０、８、１２、∞）コードと
（０、８、６、∞）コードの両方は、少くとも５つの"
１"、即ち"０"が４以下を有するそれぞれが９ビットの
コードワードにおいて、"１"の数を最大にする。レート
８／９（０、８、６、∞）コードにおいて、低Ｉｏ制限
を得るために、３つのコードワードが、"１"を４つだけ
有するコードワードに次のように代替される。
【００１４】（０、８、１２、∞） −−−−−−＞
（０、８、６、∞） ０１０１０１０１１ −−−−−−＞ ０００１１１
１００ １１０１０１０１０ −−−−−−＞ ００１１１１
０００ １０１０１０１０１ −−−−−−＞ ００１１０１
１００
（０、８、６、∞） ０１０１０１０１１ −−−−−−＞ ０００１１１
１００ １１０１０１０１０ −−−−−−＞ ００１１１１
０００ １０１０１０１０１ −−−−−−＞ ００１１０１
１００
【００１５】８／９（０、８、１２、∞）及び（０、
８、６、∞）の両方のコードは、逆読みの対称特性を持
つ。また、８／９（０、８、１２、∞）及び（０、８、
６、∞）の両方のコードは、同期パターンで使用され
る、全てが"１"の８ビットのデータ・バイトに対応す
る、全てが"１"のコードワードを提供する。
８、６、∞）の両方のコードは、逆読みの対称特性を持
つ。また、８／９（０、８、１２、∞）及び（０、８、
６、∞）の両方のコードは、同期パターンで使用され
る、全てが"１"の８ビットのデータ・バイトに対応す
る、全てが"１"のコードワードを提供する。
【００１６】図２を参照するに、レート８／９（０、
８、１２、∞）コードを実行するための、１２Ａで表さ
れるエンコーダを表す概略図が示されている。エンコー
ダ１２Ａは、Ｘで表される８ビットの２進データ・バイ
ト入力を有し、Ｙで表される９ビットのコードワードを
割当てられ、次のように定義される。 Ｘ ＝ Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、
Ｘ８ Ｙ ＝ Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、
Ｙ８、Ｙ９
８、１２、∞）コードを実行するための、１２Ａで表さ
れるエンコーダを表す概略図が示されている。エンコー
ダ１２Ａは、Ｘで表される８ビットの２進データ・バイ
ト入力を有し、Ｙで表される９ビットのコードワードを
割当てられ、次のように定義される。 Ｘ ＝ Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、
Ｘ８ Ｙ ＝ Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、
Ｙ８、Ｙ９
【００１７】Ｍで表される中間変数は、以下によって与
えられる。
えられる。
【００１８】
【数１】
【００１９】Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ
７、Ｘ８の入力を加算し、４と比較する機能が、中間変
数Ｍを与えるために、全加算器ブロック２０、２２、２
４、２６と、桁上げ生成器２８、ＡＮＤゲート３０及び
ＯＲゲート３２によって実行される。Ｍは、Ｘ１、Ｘ
２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８の入力の和が
４未満であるとき"０"に設定される。上記入力の和が４
以上の場合、Ｍは、"１"に設定される。コードワード出
力のＹ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ
８、Ｙ９は、以下によって与えられる。
７、Ｘ８の入力を加算し、４と比較する機能が、中間変
数Ｍを与えるために、全加算器ブロック２０、２２、２
４、２６と、桁上げ生成器２８、ＡＮＤゲート３０及び
ＯＲゲート３２によって実行される。Ｍは、Ｘ１、Ｘ
２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８の入力の和が
４未満であるとき"０"に設定される。上記入力の和が４
以上の場合、Ｍは、"１"に設定される。コードワード出
力のＹ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ
８、Ｙ９は、以下によって与えられる。
【００２０】
【数２】
【００２１】Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ６、Ｙ７、Ｙ
８、Ｙ９のエンコーダ出力を与えるために、Ｘ１、Ｘ
２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８の入力及び中
間変数Ｍは、複数の排他的ＮＯＲ（ＸＮＯＲ）ゲート３
４、３６、３８、４０、４２、４４、４６、４８によっ
て受信される。中間変数Ｍは、Ｙ５エンコーダ出力を与
える。
８、Ｙ９のエンコーダ出力を与えるために、Ｘ１、Ｘ
２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８の入力及び中
間変数Ｍは、複数の排他的ＮＯＲ（ＸＮＯＲ）ゲート３
４、３６、３８、４０、４２、４４、４６、４８によっ
て受信される。中間変数Ｍは、Ｙ５エンコーダ出力を与
える。
【００２２】図３は、レート８／９（０、８、１２、
∞）コードに対する１８Ａで概略的に表されるデコーダ
の実行を例示する。デコードされたデータ出力は、Ｚで
表され、下記のように定義される。 Ｚ ＝ Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、Ｚ６、Ｚ７、
Ｚ８ デコードされたデータ出力Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ
５、Ｚ６、Ｚ７、Ｚ８は、以下によって与えられる。
∞）コードに対する１８Ａで概略的に表されるデコーダ
の実行を例示する。デコードされたデータ出力は、Ｚで
表され、下記のように定義される。 Ｚ ＝ Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、Ｚ６、Ｚ７、
Ｚ８ デコードされたデータ出力Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ
５、Ｚ６、Ｚ７、Ｚ８は、以下によって与えられる。
【００２３】
【数３】
【００２４】デコーダ・データ出力Ｚ１、Ｚ２、Ｚ３、
Ｚ４、Ｚ５、Ｚ６、Ｚ７、Ｚ８を与えるために、デコー
ダ入力Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ６、Ｙ７、Ｙ８、Ｙ
９、及びＹ５の入力は、複数の排他的ＮＯＲ（ＸＮＯ
Ｒ）ゲート７０、７２、７４、７６、７８、８０、８２
及び８４によって受信される。
Ｚ４、Ｚ５、Ｚ６、Ｚ７、Ｚ８を与えるために、デコー
ダ入力Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ６、Ｙ７、Ｙ８、Ｙ
９、及びＹ５の入力は、複数の排他的ＮＯＲ（ＸＮＯ
Ｒ）ゲート７０、７２、７４、７６、７８、８０、８２
及び８４によって受信される。
【００２５】図４を参照するに、レート８／９（０、
８、６、∞）コードに対する１２Ｂで概略的に表される
エンコーダの実行を表す概略図が示されている。エンコ
ーダ１２Ｂは、８ビットの２進データ・バイト入力Ｘを
受信し、ゲート９０、９２、９４、９６、９８、１００
及び１０２によって中間変数Ｍを作り出す。中間変数Ｎ
は、下記によって定義される。
８、６、∞）コードに対する１２Ｂで概略的に表される
エンコーダの実行を表す概略図が示されている。エンコ
ーダ１２Ｂは、８ビットの２進データ・バイト入力Ｘを
受信し、ゲート９０、９２、９４、９６、９８、１００
及び１０２によって中間変数Ｍを作り出す。中間変数Ｎ
は、下記によって定義される。
【００２６】
【数４】
【００２７】コードワード出力Ｙ１、Ｙ２、Ｙ３、Ｙ
４、Ｙ５、Ｙ６、Ｙ７、Ｙ８、Ｙ９は、以下の構成によ
って与えられる。
４、Ｙ５、Ｙ６、Ｙ７、Ｙ８、Ｙ９は、以下の構成によ
って与えられる。
【００２８】
【数５】
【００２９】中間変数Ｎは、入力のＸ１とＸ８を受信す
るＮＯＲゲート１０４、入力Ｘ３とＸ６を受信するＮＡ
ＮＤゲート１０６、ゲート１０４と１０６の出力及びデ
ータ入力Ｘ２、Ｘ４、Ｘ５、Ｘ７を受信する６ワイドＮ
ＯＲゲート１０８とで作り出される。Ｙ１コードワード
出力は、中間変数Ｍと入力Ｘ１を受信するＸＯＲゲート
１１０、及び中間変数Ｎとゲート１１０の出力を受信す
るＮＯＲゲート１１２とで作り出される。Ｙ２コードワ
ード出力は、中間変数Ｍと入力Ｘ２を受信するＸＯＲゲ
ート１１４、及び中間変数Ｎとゲート１１４の出力を受
信するＮＯＲゲート１１６とで作り出される。Ｙ３コー
ドワード出力は、中間変数Ｍと入力Ｘ３を受信するＸＯ
Ｒゲート１１８、及び入力Ｘ１と反転させた中間変数Ｎ
を受信するＮＯＲゲート１２０、及びゲート１１８とゲ
ート１２０の出力を受信するＸＯＲゲート１２２とで作
り出される。Ｙ４コードワード出力は、中間変数Ｍと入
力Ｘ４を受信するＸＯＲゲート１２４、及びゲート１２
４の出力と反転させた中間変数Ｎを受信するＮＡＮＤゲ
ート１２６とで作り出される。Ｙ５コードワード出力
は、中間変数のＭとＮを受信するＸＯＲゲート１２８に
よって作り出される。Ｙ６コードワード出力は、中間変
数Ｍと入力Ｘ５を受信するＸＯＲゲート１３０、及びゲ
ート１３０の出力と反転させた中間変数Ｎを受信するＮ
ＡＮＤゲート１３２とで作り出される。Ｙ７コードワー
ド出力は、中間変数Ｍと入力Ｘ６を受信するＸＯＲゲー
ト１３４、及び入力Ｘ８と反転させた中間変数Ｎを受信
するＮＯＲゲート１３６、及びゲート１３４と１３６の
出力を受信するＸＯＲゲート１３８とで作り出される。
Ｙ８コードワード出力は、中間変数Ｍと入力Ｘ７を受信
するＸＯＲゲート１４０、及び中間変数Ｎとゲート１４
０の出力を受信するＮＯＲゲート１４２とで作り出され
る。Ｙ９コードワード出力は、中間変数Ｍと入力Ｘ８を
受信するＸＯＲゲート１４４、及び中間変数Ｎとゲート
１４４の出力を受信するＮＯＲゲート１４６とで作り出
される。
るＮＯＲゲート１０４、入力Ｘ３とＸ６を受信するＮＡ
ＮＤゲート１０６、ゲート１０４と１０６の出力及びデ
ータ入力Ｘ２、Ｘ４、Ｘ５、Ｘ７を受信する６ワイドＮ
ＯＲゲート１０８とで作り出される。Ｙ１コードワード
出力は、中間変数Ｍと入力Ｘ１を受信するＸＯＲゲート
１１０、及び中間変数Ｎとゲート１１０の出力を受信す
るＮＯＲゲート１１２とで作り出される。Ｙ２コードワ
ード出力は、中間変数Ｍと入力Ｘ２を受信するＸＯＲゲ
ート１１４、及び中間変数Ｎとゲート１１４の出力を受
信するＮＯＲゲート１１６とで作り出される。Ｙ３コー
ドワード出力は、中間変数Ｍと入力Ｘ３を受信するＸＯ
Ｒゲート１１８、及び入力Ｘ１と反転させた中間変数Ｎ
を受信するＮＯＲゲート１２０、及びゲート１１８とゲ
ート１２０の出力を受信するＸＯＲゲート１２２とで作
り出される。Ｙ４コードワード出力は、中間変数Ｍと入
力Ｘ４を受信するＸＯＲゲート１２４、及びゲート１２
４の出力と反転させた中間変数Ｎを受信するＮＡＮＤゲ
ート１２６とで作り出される。Ｙ５コードワード出力
は、中間変数のＭとＮを受信するＸＯＲゲート１２８に
よって作り出される。Ｙ６コードワード出力は、中間変
数Ｍと入力Ｘ５を受信するＸＯＲゲート１３０、及びゲ
ート１３０の出力と反転させた中間変数Ｎを受信するＮ
ＡＮＤゲート１３２とで作り出される。Ｙ７コードワー
ド出力は、中間変数Ｍと入力Ｘ６を受信するＸＯＲゲー
ト１３４、及び入力Ｘ８と反転させた中間変数Ｎを受信
するＮＯＲゲート１３６、及びゲート１３４と１３６の
出力を受信するＸＯＲゲート１３８とで作り出される。
Ｙ８コードワード出力は、中間変数Ｍと入力Ｘ７を受信
するＸＯＲゲート１４０、及び中間変数Ｎとゲート１４
０の出力を受信するＮＯＲゲート１４２とで作り出され
る。Ｙ９コードワード出力は、中間変数Ｍと入力Ｘ８を
受信するＸＯＲゲート１４４、及び中間変数Ｎとゲート
１４４の出力を受信するＮＯＲゲート１４６とで作り出
される。
【００３０】図５は、レート８／９（０、８、６、∞）
コードに対する１８Ｂで概略的に表されるデコーダの実
行を例示する。中間値は、以下によって与えられる。
コードに対する１８Ｂで概略的に表されるデコーダの実
行を例示する。中間値は、以下によって与えられる。
【００３１】
【数６】
【００３２】中間値Ｎは、入力Ｙ３、Ｙ４、Ｙ５、Ｙ６
及びＹ７を受信する６ワイドＮＡＮＤゲート１５０、及
び入力Ｙ１、Ｙ２、Ｙ８及びＹ９を受信する４ワイドＮ
ＯＲゲート１５２、及びゲート１５０と１５２の出力を
受信するＮＡＮＤゲート１５４とで作り出される。デコ
ードされたデータ出力Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、
Ｚ６、Ｚ７、Ｚ８は、以下によって与えられる。
及びＹ７を受信する６ワイドＮＡＮＤゲート１５０、及
び入力Ｙ１、Ｙ２、Ｙ８及びＹ９を受信する４ワイドＮ
ＯＲゲート１５２、及びゲート１５０と１５２の出力を
受信するＮＡＮＤゲート１５４とで作り出される。デコ
ードされたデータ出力Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、
Ｚ６、Ｚ７、Ｚ８は、以下によって与えられる。
【００３３】
【数７】
【００３４】Ｚ１デコーダ・データ出力は、入力のＹ１
とＹ５を受信するＸＯＲゲート１５６、及びＹ３と反転
させた中間出力Ｎを受信するＯＲゲート１５８、及びゲ
ート１５６と１５８の出力を受信するＸＯＲゲート１６
０とで与えられる。Ｚ２デコーダ・データ出力は、入力
Ｙ２とＹ５を受信するＸＯＲゲート１６２、及び中間変
数Ｎとゲート１６２の出力を受信するＮＯＲゲート１６
４とで与えられる。Ｚ３デコーダ・データ出力は、入力
Ｙ３とＹ５を受信するＸＯＲゲート１６６、及び反転さ
せた中間変数Ｎとゲート１６６の出力を受信するＮＡＮ
Ｄゲート１６８とで与えられる。同様に、Ｚ４及びＺ５
のデコーダ・データ出力は、ＸＯＲゲート１７０、１７
４及びＮＯＲゲート１７２、１７６のそれぞれとで与え
られる。Ｚ６デコーダ・データ出力は、入力Ｙ７とＹ５
を受信するＸＯＲゲート１７８、反転させた中間変数Ｎ
とゲート１７８の出力を受信するＮＡＮＤゲート１８０
とで与えられる。Ｚ７デコーダ・データ出力は、入力Ｙ
８とＹ５を受信するＸＯＲゲート１８２、及び中間変数
Ｎとゲート１８２の出力を受信するＮＯＲゲート１８４
とで与えられる。Ｚ８デコーダ出力は、入力Ｙ９とＹ５
を受信するＸＯＲゲート１８６、及び入力Ｙ７と反転さ
せた中間出力Ｎを受信するＯＲゲート１８８、及びゲー
ト１８６と１８８の出力を受信するＸＯＲゲート１９０
とで与えられる。
とＹ５を受信するＸＯＲゲート１５６、及びＹ３と反転
させた中間出力Ｎを受信するＯＲゲート１５８、及びゲ
ート１５６と１５８の出力を受信するＸＯＲゲート１６
０とで与えられる。Ｚ２デコーダ・データ出力は、入力
Ｙ２とＹ５を受信するＸＯＲゲート１６２、及び中間変
数Ｎとゲート１６２の出力を受信するＮＯＲゲート１６
４とで与えられる。Ｚ３デコーダ・データ出力は、入力
Ｙ３とＹ５を受信するＸＯＲゲート１６６、及び反転さ
せた中間変数Ｎとゲート１６６の出力を受信するＮＡＮ
Ｄゲート１６８とで与えられる。同様に、Ｚ４及びＺ５
のデコーダ・データ出力は、ＸＯＲゲート１７０、１７
４及びＮＯＲゲート１７２、１７６のそれぞれとで与え
られる。Ｚ６デコーダ・データ出力は、入力Ｙ７とＹ５
を受信するＸＯＲゲート１７８、反転させた中間変数Ｎ
とゲート１７８の出力を受信するＮＡＮＤゲート１８０
とで与えられる。Ｚ７デコーダ・データ出力は、入力Ｙ
８とＹ５を受信するＸＯＲゲート１８２、及び中間変数
Ｎとゲート１８２の出力を受信するＮＯＲゲート１８４
とで与えられる。Ｚ８デコーダ出力は、入力Ｙ９とＹ５
を受信するＸＯＲゲート１８６、及び入力Ｙ７と反転さ
せた中間出力Ｎを受信するＯＲゲート１８８、及びゲー
ト１８６と１８８の出力を受信するＸＯＲゲート１９０
とで与えられる。
【００３５】表１、表２は、既知のレート８／９（４、
４、１０）コード及び非符号化データに対する本発明の
レート８／９（０、８、１２、∞）及びレート８／９
（０、８、６、∞）ＰＲＭＬ変調コードに対して、ラン
ダムな入力を与えられたパワー・スペクトルを例示する
チャートを示す。表１、表２に示されるように、本発明
のレート８／９（０、８、１２、∞）及びレート８／９
（０、８、６、∞）ＰＲＭＬ変調コードは、既知のコー
ドに対してチャネル帯域幅の中央で、より大きいエネル
ギを作り出し、及び帯域幅の末端では、より小さいエネ
ルギを作り出す。このパワー・スペクトルは、帯域幅の
末端で発生し易い非等化に対するコードの感受性を減少
させる。
４、１０）コード及び非符号化データに対する本発明の
レート８／９（０、８、１２、∞）及びレート８／９
（０、８、６、∞）ＰＲＭＬ変調コードに対して、ラン
ダムな入力を与えられたパワー・スペクトルを例示する
チャートを示す。表１、表２に示されるように、本発明
のレート８／９（０、８、１２、∞）及びレート８／９
（０、８、６、∞）ＰＲＭＬ変調コードは、既知のコー
ドに対してチャネル帯域幅の中央で、より大きいエネル
ギを作り出し、及び帯域幅の末端では、より小さいエネ
ルギを作り出す。このパワー・スペクトルは、帯域幅の
末端で発生し易い非等化に対するコードの感受性を減少
させる。
【００３６】
【表１】
【００３７】
【表２】
【００３８】
【発明の効果】直接アクセス記憶装置（ＤＡＳＤ）にお
ける、パーシャル・リスポンス最尤（ＰＲＭＬ）データ
・チャネルのための、データの符号化の方法と装置が提
供される。
ける、パーシャル・リスポンス最尤（ＰＲＭＬ）データ
・チャネルのための、データの符号化の方法と装置が提
供される。
【図１】ＰＲＭＬチャネルを表すブロック図である。
【図２】本発明に従って配置されたレート８／９（０、
８、１２、∞）コード用のエンコーダを表す概略図であ
る。
８、１２、∞）コード用のエンコーダを表す概略図であ
る。
【図３】本発明に従って配置されたレート８／９（０、
８、１２、∞）コード用のデコーダを表す概略図であ
る。
８、１２、∞）コード用のデコーダを表す概略図であ
る。
【図４】本発明に従って配置されたレート８／９（０、
８、６、∞）コード用のエンコーダを表す概略図であ
る。
８、６、∞）コード用のエンコーダを表す概略図であ
る。
【図５】本発明に従って配置されたレート８／９（０、
８、６、∞）コード用のデコーダを表す概略図である。
８、６、∞）コード用のデコーダを表す概略図である。
１２・・・エンコーダ １４・・・チャネル １６・・・ビタービ検知器 １８・・・デコーダ ２０・・・全加算器ブロック ３０・・・ＡＮＤゲート ３２・・・ＯＲゲート ３４・・・ＸＮＯＲゲート
Claims (10)
- 【請求項１】直接アクセス記憶装置（ＤＡＳＤ）のパー
シャル・リスポンス最尤（ＰＲＭＬ）データ・チャネル
のために２進データの予め設定されたビット数を、予め
設定されたビット数を有するコードワードに符号化する
ための方法であって、 ２進データを受信するステップと、 受信２進データに応答するコードワードのシーケンスを
生成するステップとを有し、 上記生成されたコードワードのそれぞれが"０"より多い
数の"１"を有し、 上記生成されたコードワードのシーケンスは、最初に予
め設定された数より少ない連続する"０"を有し、 上記生成されたコードワードのシーケンスは２つのサブ
シーケンスを有し、一方のサブシーケンスは奇数のビッ
ト位置を有し、他方のサブシーケンスは偶数のビット位
置を有し、上記サブシーケンスが２番目に予め設定され
た数より少ない連続する"０"を有する、符号化方法。 - 【請求項２】８ビットの２進データが９ビットのコード
ワードに符号化され、ここにおいて、コードワードのシ
ーケンスを生成する上記ステップが、 上記８ビットの２進データの和を計算するステップと、 計算された和を４と比較するステップと、 上記比較値に応じて中間変数を指定するステップと、 を有することを特徴とする請求項１記載の方法。 - 【請求項３】４未満の計算された和に応じて中間変数
を"０"に指定するステップと、 ４以上の計算された和に応じて中間変数を"１"に指定す
るステップと、 を有することを特徴とするに請求項２記載の方法。 - 【請求項４】上記最初に予め設定された数が８であり、
及び上記２番目に予め設定された数が１２であって、 ９ビットのコードワードの８ビットを指定するために、
排他的ＮＯＲ演算によって指定された中間変数と上記８
ビットのそれぞれを結合させるステップと、 指定された中間変数に等しく他のコードワードのビット
を指定させるステップと、 を有することを特徴とする請求項３記載の方法。 - 【請求項５】上記最初に予め設定された数が８であり、
及び上記２番目に予め設定された数が６であって、 上記８ビットの２進データの関数として第２の中間変数
を指定するステップと、 排他的ＯＲ演算によって指定された中間変数と上記８ビ
ットのそれぞれを結合させるステップと、 上記結合されたビット及び上記第２の中間変数の関数と
して、９ビットのコードワードの８ビットを指定させる
ステップと、 他のコードワードのビットを指定するために排他的ＯＲ
演算によって指定された中間変数と、第２の中間変数と
を結合させるステップと、 を有することを特徴とする請求項３記載の方法。 - 【請求項６】上記生成されたコードワードのシーケンス
が、ＰＲＭＬチャネル帯域幅の中央で、より大きいエネ
ルギ密度を与え、及び帯域幅の末端で、より小さいエネ
ルギを与え、非等化への感受性を減少させることを特徴
とする請求項１記載の方法。 - 【請求項７】直接アクセス記憶装置（ＤＡＳＤ）のパー
シャル・リスポンス最尤（ＰＲＭＬ）データ・チャネル
のために、２進データの予め設定されたビット数を、予
め設定されたビット数を有するコードワードに符号化す
るための装置であって、 ２進データを受信するための手段と、 受信２進データに応答するコードワードのシーケンスを
生成するために、上記受信手段に結合する手段とを有
し、 上記生成されたコードワードのそれぞれが"０"より多い
数の"１"を有し、 上記生成されたコードワードのシーケンスは、最初に予
め設定された数より少ない連続する"０"を有し、 上記生成されたコードワードのシーケンスは、２つのサ
ブシーケンスを有し、一方のサブシーケンスは奇数のビ
ット位置を有し、他方のサブシーケンスは偶数のビット
位置を有し、上記サブシーケンスが、２番目に予め設定
された数より少ない連続する"０"を有する、符号化する
ための装置。 - 【請求項８】８ビットの２進データが、９ビットのコー
ドワードに符号化され、及びコードワードのシーケンス
を生成するための上記手段が、受信された８ビットの２
進データのそれぞれに応答する"１"又は"０"の何れか
に、中間変数を等しく指定させる手段を有することを特
徴とする請求項７記載の装置。 - 【請求項９】上記最初に予め設定された数が８であり、
及び上記２番目に予め設定された数が１２であって、 ９ビットのコードワードの８ビットを指定するために、
排他的ＮＯＲ演算によって指定された中間変数と上記８
ビットのそれぞれを結合させる手段と、 指定された中間変数に等しく、他のコードワードのビッ
トを指定させる手段と、 を有することを特徴とする請求項８記載の装置。 - 【請求項１０】上記最初に予め設定された数が８であ
り、及び上記２番目に予め設定された数が６であって、 上記８ビットの２進データの関数として第２の中間変数
を指定する手段と、 排他的ＯＲ演算によって指定された中間変数と上記８ビ
ットのそれぞれを結合させる手段と、 上記結合されたビット及び上記第２の中間変数の関数と
して、９ビットのコードワードの８ビットを指定させる
手段と、 他のコードワードのビットを指定するために排他的ＯＲ
演算によって指定された中間変数と、第２の中間変数と
を結合させる手段と、 を有することを特徴とする請求項８記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/829,796 US5196849A (en) | 1992-01-31 | 1992-01-31 | Method and apparatus for implementing PRML codes with maximum ones |
| US829796 | 1992-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274811A true JPH05274811A (ja) | 1993-10-22 |
| JP2664848B2 JP2664848B2 (ja) | 1997-10-22 |
Family
ID=25255579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331588A Expired - Fee Related JP2664848B2 (ja) | 1992-01-31 | 1992-12-11 | 符号化方法及び符号化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5196849A (ja) |
| EP (1) | EP0554638A3 (ja) |
| JP (1) | JP2664848B2 (ja) |
| SG (1) | SG44479A1 (ja) |
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