JP2664848B2 - 符号化方法及び符号化装置 - Google Patents
符号化方法及び符号化装置Info
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
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Description
【０００１】
【産業上の利用分野】本発明は、データの符号化に係
り、更に詳細に説明すれば、直接アクセス記憶装置（Ｄ
ＡＳＤ）内のパーシャル・レスポンス最尤（ＰＲＭＬ）
データ・チャネルのためのデータ符号化方法及びデータ
符号化装置に係る。
り、更に詳細に説明すれば、直接アクセス記憶装置（Ｄ
ＡＳＤ）内のパーシャル・レスポンス最尤（ＰＲＭＬ）
データ・チャネルのためのデータ符号化方法及びデータ
符号化装置に係る。
【０００２】
【従来の技術】コンピュータに含まれている補助記憶装
置は、データの読み書きを行うことができる媒体を有す
る。例えば、共通に回転するようにスタックされた複数
の固定磁気ディスクを備えているディスク駆動装置は、
ディスク面上にデータを磁気的に記憶するために使用さ
れる。データは、複数のディスク面上にそれぞれ配列さ
れた、同心円状の情報トラック内に記録される。変換ヘ
ッドは、ディスクに対してデータの読み書きを行うため
に、ディスクの半径方向に駆動される。最尤シーケンス
検知技術と、パーシャル・レスポンス信号処理方式との
組み合わせは、ディジタル・データ通信及び記録技術の
分野では、公知である。データ記録の高密度化及びデー
タ転送の高速化は、ディスク上のデータの読み書きのた
めに、ＰＲＭＬデータ・チャネル（以下「ＰＲＭＬチャ
ネル」と略記）を使用することに帰着した。
置は、データの読み書きを行うことができる媒体を有す
る。例えば、共通に回転するようにスタックされた複数
の固定磁気ディスクを備えているディスク駆動装置は、
ディスク面上にデータを磁気的に記憶するために使用さ
れる。データは、複数のディスク面上にそれぞれ配列さ
れた、同心円状の情報トラック内に記録される。変換ヘ
ッドは、ディスクに対してデータの読み書きを行うため
に、ディスクの半径方向に駆動される。最尤シーケンス
検知技術と、パーシャル・レスポンス信号処理方式との
組み合わせは、ディジタル・データ通信及び記録技術の
分野では、公知である。データ記録の高密度化及びデー
タ転送の高速化は、ディスク上のデータの読み書きのた
めに、ＰＲＭＬデータ・チャネル（以下「ＰＲＭＬチャ
ネル」と略記）を使用することに帰着した。
【０００３】符号化されていない２進データは、ＰＲＭ
Ｌチャネル内で使用するには適切でない。というのは、
制約を課されていない顧客データは、空白信号又は隣接
する“０”の長いスパンを含むことがあるために、ＰＲ
ＭＬチャネルに対しタイミング又は利得情報を提供しな
いのであり、従って再生信号波形に対する適正なタイミ
ング及び利得トラッキングを妨げるからである。レート
８／９変調コードは、ＰＲＭＬタイミング及び利得制御
ループの最小の修正率を保証するために、ＰＲＭＬチャ
ネルに関連して使用されることが知られている。
Ｌチャネル内で使用するには適切でない。というのは、
制約を課されていない顧客データは、空白信号又は隣接
する“０”の長いスパンを含むことがあるために、ＰＲ
ＭＬチャネルに対しタイミング又は利得情報を提供しな
いのであり、従って再生信号波形に対する適正なタイミ
ング及び利得トラッキングを妨げるからである。レート
８／９変調コードは、ＰＲＭＬタイミング及び利得制御
ループの最小の修正率を保証するために、ＰＲＭＬチャ
ネルに関連して使用されることが知られている。
【０００４】米国特許第４７８６８９０号は、ラン・レ
ングス限界（ＲＬＬ：run-length limited）のレート８
／９コードを使用した、クラスIVのＰＲＭＬチャネルを
開示している。このクラスIVのＰＲＭＬチャネルの特性
多項式は、（１−Ｄ2 ）に等しい。ここで、Ｄは遅延演
算子であり、Ｄ2 は２ビット期間の遅延であり、チャネ
ル応答出力波形は、入力波形から、２ビット期間だけ遅
れた同じ波形を減算したものに等しい。（ｄ＝０、ｋ＝
３／ｋ１＝５）のＰＲＭＬ変調コードは、８ビットの２
進データを、９ビット・コードのシーケンスから成る諸
コードワードに符号化するのに利用される。ここで、一
のコード・シーケンス内で許容される連続する“０”の
最大数ｋは３であり、全ての偶数サブシーケンス又は全
ての奇数サブシーケンス内の連続する“０”の最大数ｋ
１は５である。ゼロより大きい連続する“０”の最小数
ｄは、必要とされない。というのは、ＰＲＭＬチャネル
では、符号間干渉（ＩＳＩ）に対する補償が、ＭＬ検知
器において固有のものとなっているからである。
ングス限界（ＲＬＬ：run-length limited）のレート８
／９コードを使用した、クラスIVのＰＲＭＬチャネルを
開示している。このクラスIVのＰＲＭＬチャネルの特性
多項式は、（１−Ｄ2 ）に等しい。ここで、Ｄは遅延演
算子であり、Ｄ2 は２ビット期間の遅延であり、チャネ
ル応答出力波形は、入力波形から、２ビット期間だけ遅
れた同じ波形を減算したものに等しい。（ｄ＝０、ｋ＝
３／ｋ１＝５）のＰＲＭＬ変調コードは、８ビットの２
進データを、９ビット・コードのシーケンスから成る諸
コードワードに符号化するのに利用される。ここで、一
のコード・シーケンス内で許容される連続する“０”の
最大数ｋは３であり、全ての偶数サブシーケンス又は全
ての奇数サブシーケンス内の連続する“０”の最大数ｋ
１は５である。ゼロより大きい連続する“０”の最小数
ｄは、必要とされない。というのは、ＰＲＭＬチャネル
では、符号間干渉（ＩＳＩ）に対する補償が、ＭＬ検知
器において固有のものとなっているからである。
【０００５】米国特許第４７０７６８１号は、ＲＬＬ制
約として（０、４／４）及び（０、３／６）を有する処
の、レート８／９のブロック・コードを開示している。
約として（０、４／４）及び（０、３／６）を有する処
の、レート８／９のブロック・コードを開示している。
【０００６】既知のコードの欠点は、タイミング及び利
得制御に関係しており、またこれらのコード内の少くと
も或るコードワードについて、ＰＲＭＬチャネル内の非
等化（misequalization）現象に対する感応性に関係し
ている。
得制御に関係しており、またこれらのコード内の少くと
も或るコードワードについて、ＰＲＭＬチャネル内の非
等化（misequalization）現象に対する感応性に関係し
ている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、タイ
ミングの修正を改善するため及びＰＲＭＬチャネルの非
等化に対する感応性を減少させるために、データの入力
ストリングを高速に符号化するための方法を提供するこ
とにある。本発明の他の目的は、ＰＲＭＬチャネルを介
してデータを伝送するために、効果的に且つ効率的に構
成可能なエンコーダ及びデコーダの構造を提供すること
にある。本発明の他の目的は、ハードウェア上の要件事
項を減少させてハードウェアを簡単にする処の、エンコ
ーダ及びデコーダの構造を提供することにある。本発明
の他の目的は、従来技術の多くの欠点を克服するため
の、改善された符号化方法並びにエンコーダ及びデコー
ダの構造を提供することにある。
ミングの修正を改善するため及びＰＲＭＬチャネルの非
等化に対する感応性を減少させるために、データの入力
ストリングを高速に符号化するための方法を提供するこ
とにある。本発明の他の目的は、ＰＲＭＬチャネルを介
してデータを伝送するために、効果的に且つ効率的に構
成可能なエンコーダ及びデコーダの構造を提供すること
にある。本発明の他の目的は、ハードウェア上の要件事
項を減少させてハードウェアを簡単にする処の、エンコ
ーダ及びデコーダの構造を提供することにある。本発明
の他の目的は、従来技術の多くの欠点を克服するため
の、改善された符号化方法並びにエンコーダ及びデコー
ダの構造を提供することにある。
【０００８】
【課題を解決するための手段】簡単にいえば、本発明の
前記目的及び利点は、予め設定されたビット数（例え
ば、８ビット）の２進データを、直接アクセス記憶装置
（ＤＡＳＤ）内のＰＲＭＬチャネルのための、予め設定
されたビット数（例えば、９ビット）を有するコードワ
ードに符号化するための方法及び装置によって達成され
る。前記２進データが受信される場合、これに応答し
て、コードワードのシーケンス（例えば、２５６個のコ
ードワードの系列）が生成される。生成されたコードワ
ードの各々は、“０”より多い数の“１”を有する。前
記生成されたコードワードのシーケンスは、予め設定さ
れた第１の数（例えば、８）より少ない数の連続する
“０”を有するとともに、２つのサブシーケンスを含ん
でいる。これらのサブシーケンスのうち、一方のサブシ
ーケンスは奇数のビット位置を含み、他方のサブシーケ
ンスは偶数のビット位置を含んでいる。これらのサブシ
ーケンスの各々は、予め設定された第２の数（例えば、
１２又は６）より少ない数の“０”を有する。
前記目的及び利点は、予め設定されたビット数（例え
ば、８ビット）の２進データを、直接アクセス記憶装置
（ＤＡＳＤ）内のＰＲＭＬチャネルのための、予め設定
されたビット数（例えば、９ビット）を有するコードワ
ードに符号化するための方法及び装置によって達成され
る。前記２進データが受信される場合、これに応答し
て、コードワードのシーケンス（例えば、２５６個のコ
ードワードの系列）が生成される。生成されたコードワ
ードの各々は、“０”より多い数の“１”を有する。前
記生成されたコードワードのシーケンスは、予め設定さ
れた第１の数（例えば、８）より少ない数の連続する
“０”を有するとともに、２つのサブシーケンスを含ん
でいる。これらのサブシーケンスのうち、一方のサブシ
ーケンスは奇数のビット位置を含み、他方のサブシーケ
ンスは偶数のビット位置を含んでいる。これらのサブシ
ーケンスの各々は、予め設定された第２の数（例えば、
１２又は６）より少ない数の“０”を有する。
【０００９】本発明の諸目的を達成するために、本発明
に従って提供される２つのレート８／９ブロック・コー
ドは、最大数の“１”を有し且つＲＬＬ制約として
（０、８、１２、∞）及び（０、８、６、∞）を有する
ために、タイミング及び利得制御を提供するとともに、
ＰＲＭＬチャネル内の非等化現象に対する感応性を減少
させることができる。
に従って提供される２つのレート８／９ブロック・コー
ドは、最大数の“１”を有し且つＲＬＬ制約として
（０、８、１２、∞）及び（０、８、６、∞）を有する
ために、タイミング及び利得制御を提供するとともに、
ＰＲＭＬチャネル内の非等化現象に対する感応性を減少
させることができる。
【００１０】
【実施例】図１には、本発明の符号化方法を実施するた
めの、直接アクセス記憶装置（ＤＡＳＤ）内のＰＲＭＬ
チャネル１０が示されている。書き込みデータは、エン
コーダ１２に印加される。エンコーダ１２が生成する符
号化データ、即ちコードワードは、（１−Ｄ2 ）演算に
よって記述されるクラスIVのパーシャル・レスポンス
（ＰＲ）チャネル１４への入力として作用する。ＰＲチ
ャネル１４が生成するチャネル出力は、ＰＲチャネル１
４の出力側にあるビタビ検知器１６によって検知され
る。ビタビ検知器１６は、データ再生の最尤（ＭＬ）検
知プロセスを完全にするために、デコーダ１８に結合さ
れる。
めの、直接アクセス記憶装置（ＤＡＳＤ）内のＰＲＭＬ
チャネル１０が示されている。書き込みデータは、エン
コーダ１２に印加される。エンコーダ１２が生成する符
号化データ、即ちコードワードは、（１−Ｄ2 ）演算に
よって記述されるクラスIVのパーシャル・レスポンス
（ＰＲ）チャネル１４への入力として作用する。ＰＲチ
ャネル１４が生成するチャネル出力は、ＰＲチャネル１
４の出力側にあるビタビ検知器１６によって検知され
る。ビタビ検知器１６は、データ再生の最尤（ＭＬ）検
知プロセスを完全にするために、デコーダ１８に結合さ
れる。
【００１１】ＰＲクラスIVのチャネル伝達関数（１−Ｄ
2 ）は、各々が（１−Ｄ）によって記述される伝達関数
をそれぞれ呈する処の、２つの独立したインタリーブさ
れたダイコード・チャネルに等しい。この場合におい
て、Ｄは、インタリーブされた１つのサンプル遅延を表
す。顧客データの入力ストリームは、エンコーダ１２に
印加され、そこで符号化される。チャネル出力の奇数シ
ーケンス及び偶数シーケンスは、ビタビ検知器１６によ
って検知され、デコーダ１８に印加される。次に、デコ
ーダ１８は、チャネル入力データを生成する。
2 ）は、各々が（１−Ｄ）によって記述される伝達関数
をそれぞれ呈する処の、２つの独立したインタリーブさ
れたダイコード・チャネルに等しい。この場合におい
て、Ｄは、インタリーブされた１つのサンプル遅延を表
す。顧客データの入力ストリームは、エンコーダ１２に
印加され、そこで符号化される。チャネル出力の奇数シ
ーケンス及び偶数シーケンスは、ビタビ検知器１６によ
って検知され、デコーダ１８に印加される。次に、デコ
ーダ１８は、チャネル入力データを生成する。
【００１２】磁気記録について特に適しているレート８
／９ブロック・コードは、ＰＲＭＬチャネル１０内で使
用するために提供される。このレート８／９ブロック・
コードによれば、データ入力の８ビットのデータ・バイ
トごとに、一の９ビット符号化ブロック、即ちコードワ
ードが生成される。ビタビ検知器１６を適正に動作させ
るためには、符号化の制約として、Ｉｏ≦ＰＭが必要で
ある。ここで、Ｉｏは、全ての偶数シーケンス又は全て
の奇数シーケンス内の隣接する“０”の最大数を表し、
ＰＭは、ビタビ検知器１６用のパス・メモリのインタリ
ーブされた長さに等しい。レート８／９ブロック・コー
ドのＲＬＬ制約は、表記（ｄ、Ｇｏ、Ｉｏ、Ｇ１）を用
いて表すことができる。ここで、ｄは、隣接する“０”
の最小数を指定し、Ｇｏは、隣接する“０”の最大数、
即ちチャネル出力のコード・ビット・シーケンス内の
“０”の最大ラン・レングスを指定する。Ｇ１は、隣接
する“１”の最大数、即ちチャネル出力のコード・ビッ
ト・シーケンス内の“１”の最大ラン・レングスを指定
する。
／９ブロック・コードは、ＰＲＭＬチャネル１０内で使
用するために提供される。このレート８／９ブロック・
コードによれば、データ入力の８ビットのデータ・バイ
トごとに、一の９ビット符号化ブロック、即ちコードワ
ードが生成される。ビタビ検知器１６を適正に動作させ
るためには、符号化の制約として、Ｉｏ≦ＰＭが必要で
ある。ここで、Ｉｏは、全ての偶数シーケンス又は全て
の奇数シーケンス内の隣接する“０”の最大数を表し、
ＰＭは、ビタビ検知器１６用のパス・メモリのインタリ
ーブされた長さに等しい。レート８／９ブロック・コー
ドのＲＬＬ制約は、表記（ｄ、Ｇｏ、Ｉｏ、Ｇ１）を用
いて表すことができる。ここで、ｄは、隣接する“０”
の最小数を指定し、Ｇｏは、隣接する“０”の最大数、
即ちチャネル出力のコード・ビット・シーケンス内の
“０”の最大ラン・レングスを指定する。Ｇ１は、隣接
する“１”の最大数、即ちチャネル出力のコード・ビッ
ト・シーケンス内の“１”の最大ラン・レングスを指定
する。
【００１３】本発明の２つのコードは、ＲＬＬ制約とし
て（０、８、１２、∞）及び（０、８、６、∞）をそれ
ぞれ有する。これらのコードの各々は、与えられたＩｏ
制約について、２５６個の９ビット・コードワードの全
てにおける、“１”の数を最大にするものである。本明
細書の末尾に掲げた表１及び表２は、本発明に従ったレ
ート８／９（０、８、１２、∞）及び（０、８、６、
∞）のＰＲＭＬ変調コードの、コードワード割り当て表
である。レート８／９（０、８、１２、∞）及び（０、
８、６、∞）の両コードは、少くとも５つの“１”を含
む、即ち４以下の“０”を含む、９ビット・コードワー
ドの数を最大にする。レート８／９（０、８、６、∞）
コードについては、一層低いＩｏ制約を得るために、
“１”を４つだけ有する３つのコードワードが、次のよ
うに置換される。
て（０、８、１２、∞）及び（０、８、６、∞）をそれ
ぞれ有する。これらのコードの各々は、与えられたＩｏ
制約について、２５６個の９ビット・コードワードの全
てにおける、“１”の数を最大にするものである。本明
細書の末尾に掲げた表１及び表２は、本発明に従ったレ
ート８／９（０、８、１２、∞）及び（０、８、６、
∞）のＰＲＭＬ変調コードの、コードワード割り当て表
である。レート８／９（０、８、１２、∞）及び（０、
８、６、∞）の両コードは、少くとも５つの“１”を含
む、即ち４以下の“０”を含む、９ビット・コードワー
ドの数を最大にする。レート８／９（０、８、６、∞）
コードについては、一層低いＩｏ制約を得るために、
“１”を４つだけ有する３つのコードワードが、次のよ
うに置換される。
【００１４】 （０、８、１２、∞） −−−−−−＞ （０、８、６、∞） ０１０１０１０１１ −−−−−−＞ ０００１１１１００ １１０１０１０１０ −−−−−−＞ ００１１１１０００ １０１０１０１０１ −−−−−−＞ ００１１０１１００
【００１５】レート８／９（０、８、１２、∞）及び
（０、８、６、∞）の両コードは、逆方向読み取り時の
対称特性を有する。また、レート８／９（０、８、１
２、∞）及び（０、８、６、∞）の両コードは、同期パ
ターンのために使用される処の、全てが“１”の８ビッ
トのデータ・バイトに対応する、全てが“１”のコード
ワードを提供する。
（０、８、６、∞）の両コードは、逆方向読み取り時の
対称特性を有する。また、レート８／９（０、８、１
２、∞）及び（０、８、６、∞）の両コードは、同期パ
ターンのために使用される処の、全てが“１”の８ビッ
トのデータ・バイトに対応する、全てが“１”のコード
ワードを提供する。
【００１６】図２には、レート８／９（０、８、１２、
∞）コードを実現するための、エンコーダ１２Ａの概略
図が示されている。エンコーダ１２Ａは、Ｘで表される
８ビットの２進データ・バイト入力を有し、Ｙで表され
る９ビットのコードワードを割り当てられる。Ｘ及びＹ
は、次のように定義される。 Ｘ ＝ Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８ Ｙ ＝ Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８、Ｙ９
∞）コードを実現するための、エンコーダ１２Ａの概略
図が示されている。エンコーダ１２Ａは、Ｘで表される
８ビットの２進データ・バイト入力を有し、Ｙで表され
る９ビットのコードワードを割り当てられる。Ｘ及びＹ
は、次のように定義される。 Ｘ ＝ Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８ Ｙ ＝ Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８、Ｙ９
【００１７】Ｍで表される中間変数は、次式のように与
えられる。
えられる。
【００１８】
【数１】
【００１９】Ｘ１〜Ｘ８の入力を加算し且つその和を４
と比較する機能は、中間変数Ｍを生成するための、全加
算器ブロック２０、２２、２４、２６と、桁上げ生成器
２８、ＡＮＤゲート３０及びＯＲゲート３２によって与
えられる。Ｘ１〜Ｘ８の入力の和が４より小さいとき、
中間変数Ｍは、“０”に等しく設定される。さもなけれ
ば、即ち前記入力の和が４以上であるときは、中間変数
Ｍは、“１”に等しく設定される。コードワード出力、
即ちエンコーダ出力Ｙ１〜Ｙ９は、次式によって与えら
れる。
と比較する機能は、中間変数Ｍを生成するための、全加
算器ブロック２０、２２、２４、２６と、桁上げ生成器
２８、ＡＮＤゲート３０及びＯＲゲート３２によって与
えられる。Ｘ１〜Ｘ８の入力の和が４より小さいとき、
中間変数Ｍは、“０”に等しく設定される。さもなけれ
ば、即ち前記入力の和が４以上であるときは、中間変数
Ｍは、“１”に等しく設定される。コードワード出力、
即ちエンコーダ出力Ｙ１〜Ｙ９は、次式によって与えら
れる。
【００２０】
【数２】
【００２１】複数の排他的ＮＯＲ（ＸＮＯＲ）ゲート３
４、３６、３８、４０、４２、４４、４６、４８は、入
力Ｘ１〜Ｘ８及び中間変数Ｍを受け取って、エンコーダ
出力Ｙ１〜Ｙ４及びＹ６〜Ｙ９を供給する。中間変数Ｍ
は、エンコーダ出力Ｙ５を供給する。
４、３６、３８、４０、４２、４４、４６、４８は、入
力Ｘ１〜Ｘ８及び中間変数Ｍを受け取って、エンコーダ
出力Ｙ１〜Ｙ４及びＹ６〜Ｙ９を供給する。中間変数Ｍ
は、エンコーダ出力Ｙ５を供給する。
【００２２】図３には、レート８／９（０、８、１２、
∞）コード用のデコーダ１８Ａの実現形態が示されてい
る。デコーダ出力Ｚは、次式のように定義される。 Ｚ ＝ Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、Ｚ６、Ｚ７、Ｚ８ デコーダ出力Ｚ１〜Ｚ８は、次式によって与えられる。
∞）コード用のデコーダ１８Ａの実現形態が示されてい
る。デコーダ出力Ｚは、次式のように定義される。 Ｚ ＝ Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、Ｚ６、Ｚ７、Ｚ８ デコーダ出力Ｚ１〜Ｚ８は、次式によって与えられる。
【００２３】
【数３】
【００２４】複数の排他的ＮＯＲ（ＸＮＯＲ）ゲート７
０、７２、７４、７６、７８、８０、８２及び８４は、
デコーダ入力Ｙ１〜Ｙ４及びＹ６〜Ｙ９、並びにデコー
ダ入力Ｙ５を受け取って、デコーダ出力Ｚ１〜Ｚ８を供
給する。
０、７２、７４、７６、７８、８０、８２及び８４は、
デコーダ入力Ｙ１〜Ｙ４及びＹ６〜Ｙ９、並びにデコー
ダ入力Ｙ５を受け取って、デコーダ出力Ｚ１〜Ｚ８を供
給する。
【００２５】図４には、レート８／９（０、８、６、
∞）コードを実現するための、エンコーダ１２Ｂの概略
図が示されている。エンコーダ１２Ｂは、８ビットの２
進データ・バイト入力Ｘを受け取り、ゲート９０、９
２、９４、９６、９８、１００及び１０２を通して、中
間変数Ｍを生成する。中間変数Ｎは、次式によって定義
される。
∞）コードを実現するための、エンコーダ１２Ｂの概略
図が示されている。エンコーダ１２Ｂは、８ビットの２
進データ・バイト入力Ｘを受け取り、ゲート９０、９
２、９４、９６、９８、１００及び１０２を通して、中
間変数Ｍを生成する。中間変数Ｎは、次式によって定義
される。
【００２６】
【数４】
【００２７】コードワード出力、即ちエンコーダ出力Ｙ
１〜Ｙ９は、次式によって与えられる。
１〜Ｙ９は、次式によって与えられる。
【００２８】
【数５】
【００２９】詳述すると、中間変数Ｎは、入力Ｘ１及び
Ｘ８を受け取るＮＯＲゲート１０４と、入力Ｘ３及びＸ
６を受け取るＮＡＮＤゲート１０６と、ゲート１０４及
び１０６の出力並びに入力Ｘ２、Ｘ４、Ｘ５及びＸ７を
受け取る６ワイドのＮＯＲゲート１０８によって生成さ
れる。エンコーダ出力Ｙ１は、中間変数Ｍ及び入力Ｘ１
を受け取るＸＯＲゲート１１０と、中間変数Ｎ及びゲー
ト１１０の出力を受け取るＮＯＲゲート１１２によって
生成される。エンコーダ出力Ｙ２は、中間変数Ｍ及び入
力Ｘ２を受け取るＸＯＲゲート１１４と、中間変数Ｎ及
びゲート１１４の出力を受け取るＮＯＲゲート１１６に
よって生成される。エンコーダ出力Ｙ３は、中間変数Ｍ
及び入力Ｘ３を受け取るＸＯＲゲート１１８と、入力Ｘ
１及びその反転入力に中間変数Ｎを受け取るＮＯＲゲー
ト１２０と、ゲート１１８及び１２０の出力を受け取る
ＸＯＲゲート１２２によって生成される。エンコーダ出
力Ｙ４は、中間変数Ｍ及び入力Ｘ４を受け取るＸＯＲゲ
ート１２４と、ゲート１２４の出力及びその反転入力に
中間変数Ｎを受け取るＮＡＮＤゲート１２６によって生
成される。エンコーダ出力Ｙ５は、中間変数Ｍ及びＮを
受け取るＸＯＲゲート１２８によって生成される。エン
コーダ出力Ｙ６は、中間変数Ｍ及び入力Ｘ５を受け取る
ＸＯＲゲート１３０と、ゲート１３０の出力及びその反
転入力に中間変数Ｎを受け取るＮＡＮＤゲート１３２に
よって生成される。エンコーダ出力Ｙ７は、中間変数Ｍ
及び入力Ｘ６を受け取るＸＯＲゲート１３４と、入力Ｘ
８及びその反転入力に中間変数Ｎを受け取るＮＯＲゲー
ト１３６と、ゲート１３４及び１３６の出力を受け取る
ＸＯＲゲート１３８によって生成される。エンコーダ出
力Ｙ８は、中間変数Ｍ及び入力Ｘ７を受け取るＸＯＲゲ
ート１４０と、中間変数Ｎ及びゲート１４０の出力を受
け取るＮＯＲゲート１４２によって生成される。エンコ
ーダ出力Ｙ９は、中間変数Ｍ及び入力Ｘ８を受け取るＸ
ＯＲゲート１４４と、中間変数Ｎ及びゲート１４４の出
力を受け取るＮＯＲゲート１４６によって生成される。
Ｘ８を受け取るＮＯＲゲート１０４と、入力Ｘ３及びＸ
６を受け取るＮＡＮＤゲート１０６と、ゲート１０４及
び１０６の出力並びに入力Ｘ２、Ｘ４、Ｘ５及びＸ７を
受け取る６ワイドのＮＯＲゲート１０８によって生成さ
れる。エンコーダ出力Ｙ１は、中間変数Ｍ及び入力Ｘ１
を受け取るＸＯＲゲート１１０と、中間変数Ｎ及びゲー
ト１１０の出力を受け取るＮＯＲゲート１１２によって
生成される。エンコーダ出力Ｙ２は、中間変数Ｍ及び入
力Ｘ２を受け取るＸＯＲゲート１１４と、中間変数Ｎ及
びゲート１１４の出力を受け取るＮＯＲゲート１１６に
よって生成される。エンコーダ出力Ｙ３は、中間変数Ｍ
及び入力Ｘ３を受け取るＸＯＲゲート１１８と、入力Ｘ
１及びその反転入力に中間変数Ｎを受け取るＮＯＲゲー
ト１２０と、ゲート１１８及び１２０の出力を受け取る
ＸＯＲゲート１２２によって生成される。エンコーダ出
力Ｙ４は、中間変数Ｍ及び入力Ｘ４を受け取るＸＯＲゲ
ート１２４と、ゲート１２４の出力及びその反転入力に
中間変数Ｎを受け取るＮＡＮＤゲート１２６によって生
成される。エンコーダ出力Ｙ５は、中間変数Ｍ及びＮを
受け取るＸＯＲゲート１２８によって生成される。エン
コーダ出力Ｙ６は、中間変数Ｍ及び入力Ｘ５を受け取る
ＸＯＲゲート１３０と、ゲート１３０の出力及びその反
転入力に中間変数Ｎを受け取るＮＡＮＤゲート１３２に
よって生成される。エンコーダ出力Ｙ７は、中間変数Ｍ
及び入力Ｘ６を受け取るＸＯＲゲート１３４と、入力Ｘ
８及びその反転入力に中間変数Ｎを受け取るＮＯＲゲー
ト１３６と、ゲート１３４及び１３６の出力を受け取る
ＸＯＲゲート１３８によって生成される。エンコーダ出
力Ｙ８は、中間変数Ｍ及び入力Ｘ７を受け取るＸＯＲゲ
ート１４０と、中間変数Ｎ及びゲート１４０の出力を受
け取るＮＯＲゲート１４２によって生成される。エンコ
ーダ出力Ｙ９は、中間変数Ｍ及び入力Ｘ８を受け取るＸ
ＯＲゲート１４４と、中間変数Ｎ及びゲート１４４の出
力を受け取るＮＯＲゲート１４６によって生成される。
【００３０】図５には、レート８／９（０、８、６、
∞）コード用のデコーダ１８Ｂの実現形態が示されてい
る。中間値Ｎは、次式によって与えられる。
∞）コード用のデコーダ１８Ｂの実現形態が示されてい
る。中間値Ｎは、次式によって与えられる。
【００３１】
【数６】
【００３２】この中間値Ｎは、入力Ｙ３〜Ｙ７を受け取
る６ワイドのＮＡＮＤゲート１５０と、入力Ｙ１、Ｙ
２、Ｙ８及びＹ９を受け取る４ワイドのＮＯＲゲート１
５２と、ゲート１５０及び１５２の出力を受け取るＮＡ
ＮＤゲート１５４によって生成される。デコーダ出力Ｚ
１〜Ｚ８は、次式によって与えられる。
る６ワイドのＮＡＮＤゲート１５０と、入力Ｙ１、Ｙ
２、Ｙ８及びＹ９を受け取る４ワイドのＮＯＲゲート１
５２と、ゲート１５０及び１５２の出力を受け取るＮＡ
ＮＤゲート１５４によって生成される。デコーダ出力Ｚ
１〜Ｚ８は、次式によって与えられる。
【００３３】
【数７】
【００３４】デコーダ出力Ｚ１は、入力Ｙ１及びＹ５を
受け取るＸＯＲゲート１５６と、入力Ｙ３及び反転され
た中間変数Ｎを受け取るＯＲゲート１５８と、ゲート１
５６及び１５８の出力を受け取るＸＯＲゲート１６０に
よって生成される。デコーダ出力Ｚ２は、入力Ｙ２及び
Ｙ５を受け取るＸＯＲゲート１６２と、中間変数Ｎ及び
ゲート１６２の出力を受け取るＮＯＲゲート１６４によ
って生成される。デコーダ出力Ｚ３は、入力Ｙ３及びＹ
５を受け取るＸＯＲゲート１６６と、反転された中間変
数Ｎ及びゲート１６６の出力を受け取るＮＡＮＤゲート
１６８によって生成される。同様に、デコーダ出力Ｚ４
は、ＸＯＲゲート１７０及びＮＯＲゲート１７２によっ
て生成され、デコーダ出力Ｚ５は、ＸＯＲゲート１７４
及びＮＯＲゲート１７６によって生成される。デコーダ
出力Ｚ６は、入力Ｙ７及びＹ５を受け取るＸＯＲゲート
１７８と、反転された中間変数Ｎ及びゲート１７８の出
力を受け取るＮＡＮＤゲート１８０によって生成され
る。デコーダ出力Ｚ７は、入力Ｙ８及びＹ５を受け取る
ＸＯＲゲート１８２と、中間変数Ｎ及びゲート１８２の
出力を受け取るＮＯＲゲート１８４によって生成され
る。デコーダ出力Ｚ８は、入力Ｙ９及びＹ５を受け取る
ＸＯＲゲート１８６と、入力Ｙ７及び反転された中間出
力Ｎを受け取るＯＲゲート１８８と、ゲート１８６及び
１８８の出力を受け取るＸＯＲゲート１９０によって生
成される。
受け取るＸＯＲゲート１５６と、入力Ｙ３及び反転され
た中間変数Ｎを受け取るＯＲゲート１５８と、ゲート１
５６及び１５８の出力を受け取るＸＯＲゲート１６０に
よって生成される。デコーダ出力Ｚ２は、入力Ｙ２及び
Ｙ５を受け取るＸＯＲゲート１６２と、中間変数Ｎ及び
ゲート１６２の出力を受け取るＮＯＲゲート１６４によ
って生成される。デコーダ出力Ｚ３は、入力Ｙ３及びＹ
５を受け取るＸＯＲゲート１６６と、反転された中間変
数Ｎ及びゲート１６６の出力を受け取るＮＡＮＤゲート
１６８によって生成される。同様に、デコーダ出力Ｚ４
は、ＸＯＲゲート１７０及びＮＯＲゲート１７２によっ
て生成され、デコーダ出力Ｚ５は、ＸＯＲゲート１７４
及びＮＯＲゲート１７６によって生成される。デコーダ
出力Ｚ６は、入力Ｙ７及びＹ５を受け取るＸＯＲゲート
１７８と、反転された中間変数Ｎ及びゲート１７８の出
力を受け取るＮＡＮＤゲート１８０によって生成され
る。デコーダ出力Ｚ７は、入力Ｙ８及びＹ５を受け取る
ＸＯＲゲート１８２と、中間変数Ｎ及びゲート１８２の
出力を受け取るＮＯＲゲート１８４によって生成され
る。デコーダ出力Ｚ８は、入力Ｙ９及びＹ５を受け取る
ＸＯＲゲート１８６と、入力Ｙ７及び反転された中間出
力Ｎを受け取るＯＲゲート１８８と、ゲート１８６及び
１８８の出力を受け取るＸＯＲゲート１９０によって生
成される。
【００３５】既知のレート８／９（４、４、１０）コー
ド及び符号化されていないデータと、本発明に従ったレ
ート８／９（０、８、１２、∞）及びレート８／９
（０、８、６、∞）ＰＲＭＬ変調コードとに対し、それ
ぞれランダムな入力を与えた場合のパワー・スペクトル
を対比すると、本発明に従ったレート８／９（０、８、
１２、∞）及びレート８／９（０、８、６、∞）ＰＲＭ
Ｌ変調コードは、既知のコードに比較して、チャネル帯
域幅の中央で、一層大きいエネルギを生じ、帯域幅の末
端では、一層小さいエネルギを生じる。このパワー・ス
ペクトルは、帯域幅の末端で発生し易い非等化に対する
これらのコードの感応性を減少させる。
ド及び符号化されていないデータと、本発明に従ったレ
ート８／９（０、８、１２、∞）及びレート８／９
（０、８、６、∞）ＰＲＭＬ変調コードとに対し、それ
ぞれランダムな入力を与えた場合のパワー・スペクトル
を対比すると、本発明に従ったレート８／９（０、８、
１２、∞）及びレート８／９（０、８、６、∞）ＰＲＭ
Ｌ変調コードは、既知のコードに比較して、チャネル帯
域幅の中央で、一層大きいエネルギを生じ、帯域幅の末
端では、一層小さいエネルギを生じる。このパワー・ス
ペクトルは、帯域幅の末端で発生し易い非等化に対する
これらのコードの感応性を減少させる。
【００３６】
【表１】
【００３７】
【表２】
【００３８】
【発明の効果】以上のように、本発明に従った２つのレ
ート８／９ブロック・コードは、最大数の“１”を有し
且つＲＬＬ制約として（０、８、１２、∞）及び（０、
８、６、∞）を有するために、タイミング及び利得制御
を提供するとともに、ＰＲＭＬチャネル内の非等化現象
に対する感応性を減少させることができる。
ート８／９ブロック・コードは、最大数の“１”を有し
且つＲＬＬ制約として（０、８、１２、∞）及び（０、
８、６、∞）を有するために、タイミング及び利得制御
を提供するとともに、ＰＲＭＬチャネル内の非等化現象
に対する感応性を減少させることができる。
【図１】ＰＲＭＬチャネルを表すブロック図である。
【図２】本発明に従って構成されたレート８／９（０、
８、１２、∞）ブロック・コード用のエンコーダの概略
図である。
８、１２、∞）ブロック・コード用のエンコーダの概略
図である。
【図３】本発明に従って構成されたレート８／９（０、
８、１２、∞）ブロック・コード用のデコーダの概略図
である。
８、１２、∞）ブロック・コード用のデコーダの概略図
である。
【図４】本発明に従って構成されたレート８／９（０、
８、６、∞）ブロック・コード用のエンコーダの概略図
である。
８、６、∞）ブロック・コード用のエンコーダの概略図
である。
【図５】本発明に従って構成されたレート８／９（０、
８、６、∞）ブロック・コード用のデコーダの概略図で
ある。
８、６、∞）ブロック・コード用のデコーダの概略図で
ある。
１２・・・エンコーダ １４・・・パーシャル・レスポンス・チャネル １６・・・ビタビ検知器 １８・・・デコーダ
Claims (4)
- 【請求項１】８ビットの２進データを、直接アクセス記
憶装置（ＤＡＳＤ）内のパーシャル・レスポンス最尤
（ＰＲＭＬ）データ・チャネル用の、９ビットのコード
ワードに符号化するための方法であって、 前記８ビットの２進データを受信するステップと、 当該受信された８ビットの２進データの和を計算するス
テップと、 当該計算された和を４と比較するステップと、 前記計算された和が４より小さい場合は、一の中間変数
を“０”に等しく設定し、前記計算された和が４以上で
ある場合は、当該中間変数を“１”に等しく設定するス
テップと、 前記中間変数と前記２進データの８ビットの各々との排
他的ＮＯＲ演算を行って、前記９ビットのコードワード
のうち８ビットを設定するステップと、 前記９ビットのコードワードのうち残りの１ビットを前
記中間変数に等しく設定するステップと、 を有することを特徴とする符号化方法。 - 【請求項２】８ビットの２進データを、直接アクセス記
憶装置（ＤＡＳＤ）内のパーシャル・レスポンス最尤
（ＰＲＭＬ）データ・チャネル用の、９ビットのコード
ワードに符号化するための方法であって、 前記８ビットの２進データを受信するステップと、 当該受信された８ビットの２進データの和を計算するス
テップと、 当該計算された和を４と比較するステップと、 前記計算された和が４より小さい場合は、第１の中間変
数を“０”に等しく設定し、前記計算された和が４以上
である場合は、当該第１の中間変数を“１”に等しく設
定するステップと、 前記受信された８ビットの２進データの関数として、第
２の中間変数を設定するステップと、 前記第１の中間変数と前記２進データの８ビットの各々
との排他的ＯＲ演算を行うステップと、 当該排他的ＯＲ演算の結果ビット及び前記第２の中間変
数の関数として、前記９ビットのコードワードのうち８
ビットを設定するステップと、 前記第１の中間変数と前記第２の中間変数との排他的Ｏ
Ｒ演算を行って、前記９ビットのコードワードのうち残
りの１ビットを設定するステップと、 を有することを特徴とする符号化方法。 - 【請求項３】８ビットの２進データを、直接アクセス記
憶装置（ＤＡＳＤ）内のパーシャル・レスポンス最尤
（ＰＲＭＬ）データ・チャネル用の、９ビットのコード
ワードに符号化するための符号化装置であって、 前記８ビットの２進データを受信するための受信手段
と、 当該受信された８ビットの２進データの和を計算する手
段と、 当該計算された和を４と比較する手段と、 前記計算された和が４より小さい場合は、一の中間変数
を“０”に等しく設定し、前記計算された和が４以上で
ある場合は、当該中間変数を“１”に等しく設定する手
段と、 前記中間変数と前記２進データの８ビットの各々との排
他的ＮＯＲ演算を行って、前記９ビットのコードワード
のうち８ビットを設定する手段と、 前記９ビットのコードワードのうち残りの１ビットを前
記中間変数に等しく設定する手段と、 を有することを特徴とする符号化装置。 - 【請求項４】８ビットの２進データを、直接アクセス記
憶装置（ＤＡＳＤ）内のパーシャル・レスポンス最尤
（ＰＲＭＬ）データ・チャネル用の、９ビットのコード
ワードに符号化するための符号化装置であって、 前記８ビットの２進データを受信する手段と、 当該受信された８ビットの２進データの和を計算する手
段と、 当該計算された和を４と比較する手段と、 前記計算された和が４より小さい場合は、第１の中間変
数を“０”に等しく設定し、前記計算された和が４以上
である場合は、当該第１の中間変数を“１”に等しく設
定する手段と、 前記受信された８ビットの２進データの関数として、第
２の中間変数を設定する手段と、 前記第１の中間変数と前記２進データの８ビットの各々
との排他的ＯＲ演算を行う手段と、 当該排他的ＯＲ演算の結果ビット及び前記第２の中間変
数の関数として、前記９ビットのコードワードのうち８
ビットを設定する手段と、 前記第１の中間変数と前記第２の中間変数との排他的Ｏ
Ｒ演算を行って、前記９ビットのコードワードのうち残
りの１ビットを設定する手段と、 を有することを特徴とする符号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/829,796 US5196849A (en) | 1992-01-31 | 1992-01-31 | Method and apparatus for implementing PRML codes with maximum ones |
| US829796 | 1992-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274811A JPH05274811A (ja) | 1993-10-22 |
| JP2664848B2 true JP2664848B2 (ja) | 1997-10-22 |
Family
ID=25255579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331588A Expired - Fee Related JP2664848B2 (ja) | 1992-01-31 | 1992-12-11 | 符号化方法及び符号化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5196849A (ja) |
| EP (1) | EP0554638A3 (ja) |
| JP (1) | JP2664848B2 (ja) |
| SG (1) | SG44479A1 (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260703A (en) * | 1992-08-27 | 1993-11-09 | Quantum Corporation | Data encoding and decoding within PRML class IV sampling data detection channel of disk drive |
| US5424881A (en) | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| US5619539A (en) * | 1994-02-28 | 1997-04-08 | International Business Machines Corporation | Data detection methods and apparatus for a direct access storage device |
| US5537382A (en) * | 1994-11-22 | 1996-07-16 | Optex Corporation | Partial response coding for a multi-level optical recording channel |
| US5663723A (en) * | 1995-05-12 | 1997-09-02 | Optex Corporation | M=7 (1,3) runlength limited code for multi-level data |
| US5675330A (en) * | 1995-05-12 | 1997-10-07 | Optex Corporation | M=5(4,11)runlength limited code for multi-level data |
| US5682155A (en) * | 1995-05-12 | 1997-10-28 | Optex Corporation | M=6(4,11) runlength limited code for multi-level data |
| US5757293A (en) * | 1995-05-12 | 1998-05-26 | Optex Corporation | M=8 (1,2) runlength limited code for multi-level data |
| US5781130A (en) * | 1995-05-12 | 1998-07-14 | Optex Corporation | M-ary (d,k) runlength limited coding for multi-level data |
| US5748117A (en) * | 1995-05-12 | 1998-05-05 | Optex Corporation | M=8 (1,3) runlength limited code for multi-level data |
| US5657014A (en) * | 1995-05-12 | 1997-08-12 | Optex Corporation | M=7 (3,7) runlength limited code for multi-level data |
| US5668546A (en) * | 1995-05-12 | 1997-09-16 | Optex Corporation | M=6 (3,6) runlength limited code for multi-level data |
| US5659310A (en) * | 1995-05-12 | 1997-08-19 | Optex Corporation | M=5 (0,2) runlength limited code for multi-level data |
| US5663722A (en) * | 1995-05-12 | 1997-09-02 | Optex Corporation | M=10 (3,6) runlength limited code for multi-level data |
| US5682154A (en) * | 1995-05-12 | 1997-10-28 | Optex Corporation | M=4 (1,2) runlength limited code for multi-level data |
| US5680128A (en) * | 1995-05-12 | 1997-10-21 | Optex Corporation | M=6(3,8) runlength limited code for multi-level data |
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| US5748118A (en) * | 1995-05-12 | 1998-05-05 | Optex Corporation | M=7 (3,8) runlength limited code for multi-level data |
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