JPH0319735B2 - - Google Patents
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- JPH0319735B2 JPH0319735B2 JP63122235A JP12223588A JPH0319735B2 JP H0319735 B2 JPH0319735 B2 JP H0319735B2 JP 63122235 A JP63122235 A JP 63122235A JP 12223588 A JP12223588 A JP 12223588A JP H0319735 B2 JPH0319735 B2 JP H0319735B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
Ａ 産業上の利用分野
本発明は、データをエンコード（符号化）する
技術、より詳細にいえば、ランレングス制限
（run length limitted−RLL）コードを使うこと
によつて、バイナリ（２値）データの予め選択可
能な複数個のビツトを、クラスチヤンネル上の
予め選択可能な複数個のビツトにエンコードする
ための部分的応答最大尤度技術（Partial
Risponse Maximum Likelihood technique）に
関する。 Ｂ 従来の技術 部分的応答最大尤度技術は、永年にわたつてデ
ジタル通信チヤンネルと関連されている。最大尤
度（ML）の検出は、通常、PR（Partial
Response）クラスチヤンネルに使われている
（以下、PRMLという頭辞語がML検出を持つPR
クラスチヤンネルを表わすのに使われる）。 更に、記録チヤンネルに使うためにデータをエ
ンコードすることもまた、公知である。ピーク検
出システムで使われるRLLコード中の連続する
ゼロ長さの最小及び最大ランレングスを特定する
制約条件（ｄ、ｋ）は、データ信号の自己調時特
性、即ち自己クロツク特性を維持する一方、相互
のシンボル・インターフエース（以下、ISIとい
う）を減少する。この技術については、例えば、
1985年10月のIBMテクニカル・デイスクロジ
ヤ・ブレテン第28巻、第５号の1398頁乃至1940頁
の「バイト基準の（０、３）８／９コードのため
の改良されたエンコーダ及びデコーダ」
（Improved Encoder and Decorder for ａ
Byte−Oriented（０、３）８／9Code）と題する
刊行物と、1975年６月のIBMテクニカル・デイ
スクロジヤ・ブレテン第18巻、第１号の248頁乃
至251頁の「バイト基準の（０、３）８／９コー
ドのためのエンコーダ及びデコーダ」（Encoder
and Decorder for ａ Byte−Oriented（０、
３）８／9Code）と題する刊行物と、（０、３／
６）及び（０、４／４）の両方のPRMLの方法
及びその装置を開示した特開昭62−68172号を参
照されたい。 PRMLチヤンネルにおいて、チヤンネル・コ
ードはまた、クロツク及び自動利得制御（AGC）
情報を与えるのにも使うことが出来る。名目的な
ゼロ・サンプルの最大ランレングスは、制限され
ねばならないから、ｋ制約条件は、PRMLのチ
ヤンネル・コードの要件を特定するときに、変え
る必要はない。然しながら、RLLコードのｄを
ゼロよりも大きくすることは、ISIの補償が、
ML検出器において固有のものだから、PRMLに
おいては必要がない。従つて、ｄ制約条件のコー
デイングによつて干渉を減少する必要はない。 他方、ｋ制約条件は、PRMLチヤンネルだけ
に必要とされる制約条件ではない。k1制約条件
は、デコーダの遅延を小さくし、且つ、バードウ
エアの複雑さを減らすのに使われる付加的な制約
条件である。若し、入力信号のデータ順序が、偶
数で指標付け（indexed）されたサンプル・サブ
シーケンス及び奇数で指標されたサンプル・サブ
シーケンスとにデマルチプレクスされ、且つ、
ML検出が、夫々のサブシーケンスに独立して適
用されるならば、各サブシーケンス中の相次ぐ複
数個の名目的なゼロ・サンプルの制約条件は、検
出の遅延及びハードウエアを制限する。従つて、
NRZIデータ表示の場合、必要な制限は、偶数で
指標付けられたサブシーケンス及び奇数で指標付
けられたサブシーケンスの両方の中の連続して並
ぶゼロの数の最大数である。両方のサブシーケン
ス中の連続するNRZI方式のゼロの最大数は、k1
制約条件と称され、そしてインターリーブされた
データのシーケンスのｋ制約条件と類似してい
る。 ランレングス制約条件を有するコードは、シー
ケンス中のデータ記号の数をｎとした場合、許容
されるコード・シーケンスを、２のｎ乗以下の数
に制限する。そのようなコードのレート（rate）
即ち変換率は、小さな整数の比として表わすこと
ができ、１コードビツト対１データビツトよりも
小さい。従つて、８ビツトのデータバイトが、９
ビツトのコードワードにマツプ（写像）された場
合、コードレート、即ち符号化率は８／９であ
る。 Ｃ 発明が解決しようとする問題点 特開昭62−68172号に開示された（０、３／６）
及び（０、４／４）コードは、次の態様において
異なつている。ｋパラメータは、タイミングと利
得制御を正確にするために必要である。従つて、
ｋ（３）の小さな値を使つた（０、３／６）コー
ドは（０、４／４）コードよりもタイミング及び
利得制御をより正確に与えることが出来る。然し
ながら、（０、３／６）コードは、ビタビ
（viterbi）検出器の通路メモリ（path memory）
に、より大きなハードウエアを必要とするという
点で、（０、４／４）コードに比べて不利益があ
る。その代りに、小さなk1パラメータは、MLデ
コーダに必要な通路メモリの大きさを減少させ
る。従つて、（０、４／４）コードは、（０、３／
６）コードよりも、より小さな通路メモリしか必
要としない。同じ様に、（０、４／４）コードは、
（０、３／６）コードと同じようなタイミング及
び利得制御を持たないという点で、（０、４／４）
コードは、（０、３／６）コードよりも劣つてい
る。これらのコードは同時に用いることが出来な
いので、従来は、夫々のコードが有する相対的な
固有の利点を勘案して、設計の選択を行わねばな
らなかつた。 Ｄ 問題点を解決するための手段 本発明の目的は、（０、３／６）PRMLコード
のタイミング及び利得制御の利点と、（０、４／
４）PRMLコードの持つハードウエア的な利点、
即ちビタビ検出器通路メモリを減少するという利
点とを有する単一のクラスPRML変調コード
を提供することにある。 上記の目的は、ML検出を用いるクラスPR
チヤンネルに適する（０、３／５）変調によつて
遂行される。（０、３／５）コードは、予め選択
可能な数のバイナリ・データのビツトを含む入力
データを受取り、それはあらかじめ選択可能なビ
ツト数を持つコードワードのシーケンスにエンコ
ードされる。このコードワードのシーケンスは、
インターリーブされた奇数及び偶数のサブシーケ
ンスに配列され、各シーケンスは、３個を越える
連続したゼロを含むバイナリ・データを持たず、
且つ、各奇数及び偶数のサブシーケンスは、連続
した５個を越えるゼロを含むバイナリ・データを
持つていない。このような形態で、エンコーダに
よつて発生されたコードワードは、デコーダの入
力として使用することが出来る。デコーダは、コ
ードワードを受入れ、そしてコードワードに応答
してバイナリ・データのシーケンスを発生する。 Ｅ 実施例 本発明に従つて、前以て選択可能なバイナリ・
ビツト数を、前以て選択可能なビツト数を有する
コードワードにエンコード（符号化）し、且つデ
コード（復号化）する方法及び装置が与えられ
る。この方法及び装置は、８ビツトのバイナリ・
データを、９ビツトコードのシーケンスで構成さ
れるコードワードにエンコードするために、（０、
３／５）PRML変調コードを使用する。この変
調コードにおいて、コードワードのシーケンス内
で許される連続するゼロの最大数は、３であり、
そしてすべて偶数のサブシーケンスの中か、また
はすべて奇数のサブシーケンスの中での連続した
ゼロの最大数は５である。 （０、３／５）コードは、「クラス」の部分
的応答（PR）チヤンネルと呼ばれている特定の
部分的応答チヤンネルのためにデザインされたコ
ードである。クラス部分的応答は、入力波形を
取り出して、それと同じ波形を２ビツト周期だけ
遅延した同じ波形を差し引くことによつて、出力
波形が記述されたチヤンネル応答である。これ
は、チヤンネル多項式、Ｐ（Ｄ）によつてデジタ
ル的に表すことが出来る。クラスの部分的応答
に対しては、 Ｐ(D)＝（１−D2） (1) である。 この多項式は、デジタル入力のチヤンネルの効
果を表している。演算子、Ｄは「１ビツト時間の
遅延」を意味し、演算子、D2は「２ビツト時間
の遅延」を意味する。従つて、クラスチヤンネ
ルは、ｔ時間において出力サンプルＵを発生し、
これは、ｔ時間における入力Ｗからｔ−２時間に
おける入力Ｗを差し引いた値に等しい。これを数
式に表すと、 Ut＝Wt−Wt-2 (2) になる。 変調コードは、（ｄ、ｋ／k1）と書かれる３個
のパラメータｄ、ｋ及びk1によつて、特徴づけら
れる。パラメータｄ及びｋは、チヤンネル出力コ
ード・ビツト・シーケンス中の連続するゼロの最
小及び最大ランレングスを表している。ここでゼ
ロのランレングスは、検出プロセス中の静止の期
間として取り扱われる。パラメータk1は、特定の
全偶数サブシーケンス、または全奇数サブシーケ
ンス中のゼロの最大ランレングスを表す。本発明
において、連続したゼロの最小ランレングスは、
PRMLの文法においては、不適当とされている
から、ｄはゼロである。ｋの値は、３に設定さ
れ、そしてk1の値は５に設定される。小さなｋの
値は、タイミングと利得制御を正確にするために
必要であり、且つk1の小さな値は、ML検出器に
必要な通路メモリの大きさを減少させる。 （０、３／５）制約条件を有するレート８／
9RLLブロツク・コードは、８ビツト・データ・
バイトから、最大251個の９ビツト・コードワー
ドを与える。全て１のコードワードを除外し、且
つ２状態エンコードのために、６状態従属コード
ワード対を加えることによつて、256個のコー
ド・ワードを作成することが出来る。状態１及び
２は、前のコードワードの連結の最終ビツトの値
によつて、識別される。従つて、夫々９ビツトの
256個のコードワードが定義付けられるが、この
場合、ｄ、ｋ／k1制約条件と、２状態エンコード
に従つて、そのようなコードワードの全ての連結
が使われる。このコードは、同じ構造を持つてい
るバイトとコードワードとの仕切りを構成する、
９ビツト・コードワードに対する８ビツト・デー
タ・バイトの特別な割当てを与える。バイトの仕
切りは、単一的に識別し得て、且つ、コードワー
ドの全体のマツピングは、簡単なブール関数に従
う仕切りビツトをゲートすることにより発生され
る。 （０、３／５）コードにおける９ビツトのコー
ドワードをＹとすれば、 Ｙ＝〔Y1、Y2、Y3、Y4、Y5、Y6、Y7、Y8、Y9〕
(3) である。 全体のコード化シーケンスにおける制約条件ｋ
＝３は、９ビツト・シーケンスの左端の３個のラ
ンレングスか、またはその右端の２個のランレン
グスか、または各９ビツト・シーケンス内の４個
のゼロかで９ビツト・シーケンスを消去すること
により発生することが出来る。このような制約条
件は、以下のブール関係式によつて与えらる。 （Y1＋Y2＋Y3）（Y2＋Y3＋Y4＋Y5） （Y3＋Y4＋Y5＋Y6）（Y4＋Y5＋Y6＋Y7） （Y5＋Y6＋Y7＋Y8）（Y8＋Y9）＝１ (4) 同様に、制約条件k1＝５は、すべての奇数ビツ
ト位置のシーケンスと、すべての偶数ビツト位置
のシーケンスに対して、以下の２つの数式によつ
て記述される。 （Y1＋Y3＋Y5）（Y5＋Y7＋Y9）＝１ (5) （Y2＋Y4＋Y6＋Y8）＝１ (6) 251個の有効な９ビツト・バイナリ・シーケン
スが数式(4)、(5)及び(6)を満足する。この２進数値
と等価の10進数値を第表に示してある。 第１図を参照すると、Ｘで表された８ビツト・
バイナリ・データ・バイトと、Ｙで表され、それ
に割当てられた９ビツト・コードワードは、次式
で与えられる。即ち、 Ｘ＝〔X1、X2、X3、X4、X5、X6、X7、X8〕 (7) Ｙ＝〔Y1、Y2、Y3、Y4、Y5、Y6、Y7、Y8、Y9〕
(8) Ｍで表されたコードワード割当ての第１パテイ
シヨン（区切り）は、データ・バイトの組を含
み、そのデータ・バイトの組において、８ビツ
ト・バイナリ・データバイトの最初と最後の４ビ
ツトは、９ビツト・コード・ワードＹの最初と最
後の４ビツト中に変換することなくマツプするこ
とが出来る。中間のビツト、即ちこのパテイシヨ
ン中の９ビツト・コードワードの第５ビツト位置
は、常に１である。従つて、パテイシヨンＭは、
次式(9)乃至（12）で表すことの出来る162コード
ワードを含む。 M1＝（X1＋X2＋X3） (9) M2＝（X7＋X8） (10) M3＝（X2＋X4＋X5＋X7） （11） Ｍ＝M1M2M3 （12） 残りのコードワード割当ては、夫々24個、25
個、９個、10個、20個及び６個を同定するパテイ
シヨンN1、R1、S1、N2、R2及びS2に分けられ
る。これらの割当てはＸの中のビツトの下記の構
造によつて与えられる。 N1＝M2（X1＋X3）X4 （13） R1＝M2（X2＋X5X6）（X1＋X3）X4 （14） S1＝M2（X2＋X5X6）（X1＋X3）X4 （15） N2＝M1（X8＋X6）X5 （16） R2＝M1（X8＋X6）X5 （17） S2＝M3（X1＋X3）X8 （18） ６状態のコードワードと、それに等価な10進数
値とを第表に示してある。 すべてが１のコード・シーケンスを避けるため
に、中間ビツトY5は、ゼロに変換され、転じて、
それは他の有効なコードワードを発生する。パテ
イシヨンＥは、以下のようにすべて１のコードワ
ードを定義する。 Ｅ＝X1X2X3X4X5X6X7X8 （19） 第１図のエンコーダ１００の論理式を第１表に
示す。 第２図のデコーダ機能は、Ｘのコンポーネント
のための論理式を得るために９ビツト・シーケン
スＹ中のビツト・パターンの排他的構成を用い
て、エンコーダのパテイシヨンと同じパテイシヨ
ンを同定する。第２図のデコーダのデコーダ数式
は、表に示されている。 第１図を参照すると、エンコーダ１００の入力
ラインX1乃至X8において、エンコードされる変
数値X1乃至X8が、エンコーダ１００に入力され
る。入力ラインX1乃至X8は、エンコーダ・ゲー
ト１０２乃至２７４に接続される。そのような変
数に応答して、コードワードは下記のような態様
でエンコーダ・ゲート１０２乃至２７４によつ
て、発生される。エンコーダ・ゲート１０２乃至
２７４は、コードワード・パテイシヨンＭ、N1、
R1、S1、N2、R2、S2及びＥを発生する。最後
に、エンコードされた変数Y1乃至Y9が、エンコ
ーダ・ゲート１４８−１６４、１６６−１８２、
１８４−１９４、１９６−２０４、２０６−２１
０、２１２−２２０、２２２−２３４、２３６−
２５４及び２５６−２７４によつて発生される。 コード化された変数Y1乃至Y9は第２図に示さ
れたように入力ラインY1乃至Y9においてデコー
ダ３００に入力する。入力ラインY1乃至Y9はデ
コーダ・ゲート３０２−４２６に接続される。コ
ード化されていない変数、即ちデータを再生する
ための逆読みのコードワード・パテイシヨン、
Ｅ、Ｍ、N1、R1及びS1は、コード化された変数
Y1乃至Y9に応答して、夫々デコーダ・ゲート３
０２−３２２によつて発生される。同様に、パテ
イシヨンN2、R2及びS2は夫々、デコーダ・ゲー
ト３２４−３２８によつて発生される。最後に、
データX1乃至X8は、夫々、デコーダ・ゲート３
３０−３４０、３４２−３４８、３５０−３６
４、３６６−３７４、３７６−３９０、３９２−
４１０、４１２−４１８及び４２０−４２６によ
つて発生される。
技術、より詳細にいえば、ランレングス制限
（run length limitted−RLL）コードを使うこと
によつて、バイナリ（２値）データの予め選択可
能な複数個のビツトを、クラスチヤンネル上の
予め選択可能な複数個のビツトにエンコードする
ための部分的応答最大尤度技術（Partial
Risponse Maximum Likelihood technique）に
関する。 Ｂ 従来の技術 部分的応答最大尤度技術は、永年にわたつてデ
ジタル通信チヤンネルと関連されている。最大尤
度（ML）の検出は、通常、PR（Partial
Response）クラスチヤンネルに使われている
（以下、PRMLという頭辞語がML検出を持つPR
クラスチヤンネルを表わすのに使われる）。 更に、記録チヤンネルに使うためにデータをエ
ンコードすることもまた、公知である。ピーク検
出システムで使われるRLLコード中の連続する
ゼロ長さの最小及び最大ランレングスを特定する
制約条件（ｄ、ｋ）は、データ信号の自己調時特
性、即ち自己クロツク特性を維持する一方、相互
のシンボル・インターフエース（以下、ISIとい
う）を減少する。この技術については、例えば、
1985年10月のIBMテクニカル・デイスクロジ
ヤ・ブレテン第28巻、第５号の1398頁乃至1940頁
の「バイト基準の（０、３）８／９コードのため
の改良されたエンコーダ及びデコーダ」
（Improved Encoder and Decorder for ａ
Byte−Oriented（０、３）８／9Code）と題する
刊行物と、1975年６月のIBMテクニカル・デイ
スクロジヤ・ブレテン第18巻、第１号の248頁乃
至251頁の「バイト基準の（０、３）８／９コー
ドのためのエンコーダ及びデコーダ」（Encoder
and Decorder for ａ Byte−Oriented（０、
３）８／9Code）と題する刊行物と、（０、３／
６）及び（０、４／４）の両方のPRMLの方法
及びその装置を開示した特開昭62−68172号を参
照されたい。 PRMLチヤンネルにおいて、チヤンネル・コ
ードはまた、クロツク及び自動利得制御（AGC）
情報を与えるのにも使うことが出来る。名目的な
ゼロ・サンプルの最大ランレングスは、制限され
ねばならないから、ｋ制約条件は、PRMLのチ
ヤンネル・コードの要件を特定するときに、変え
る必要はない。然しながら、RLLコードのｄを
ゼロよりも大きくすることは、ISIの補償が、
ML検出器において固有のものだから、PRMLに
おいては必要がない。従つて、ｄ制約条件のコー
デイングによつて干渉を減少する必要はない。 他方、ｋ制約条件は、PRMLチヤンネルだけ
に必要とされる制約条件ではない。k1制約条件
は、デコーダの遅延を小さくし、且つ、バードウ
エアの複雑さを減らすのに使われる付加的な制約
条件である。若し、入力信号のデータ順序が、偶
数で指標付け（indexed）されたサンプル・サブ
シーケンス及び奇数で指標されたサンプル・サブ
シーケンスとにデマルチプレクスされ、且つ、
ML検出が、夫々のサブシーケンスに独立して適
用されるならば、各サブシーケンス中の相次ぐ複
数個の名目的なゼロ・サンプルの制約条件は、検
出の遅延及びハードウエアを制限する。従つて、
NRZIデータ表示の場合、必要な制限は、偶数で
指標付けられたサブシーケンス及び奇数で指標付
けられたサブシーケンスの両方の中の連続して並
ぶゼロの数の最大数である。両方のサブシーケン
ス中の連続するNRZI方式のゼロの最大数は、k1
制約条件と称され、そしてインターリーブされた
データのシーケンスのｋ制約条件と類似してい
る。 ランレングス制約条件を有するコードは、シー
ケンス中のデータ記号の数をｎとした場合、許容
されるコード・シーケンスを、２のｎ乗以下の数
に制限する。そのようなコードのレート（rate）
即ち変換率は、小さな整数の比として表わすこと
ができ、１コードビツト対１データビツトよりも
小さい。従つて、８ビツトのデータバイトが、９
ビツトのコードワードにマツプ（写像）された場
合、コードレート、即ち符号化率は８／９であ
る。 Ｃ 発明が解決しようとする問題点 特開昭62−68172号に開示された（０、３／６）
及び（０、４／４）コードは、次の態様において
異なつている。ｋパラメータは、タイミングと利
得制御を正確にするために必要である。従つて、
ｋ（３）の小さな値を使つた（０、３／６）コー
ドは（０、４／４）コードよりもタイミング及び
利得制御をより正確に与えることが出来る。然し
ながら、（０、３／６）コードは、ビタビ
（viterbi）検出器の通路メモリ（path memory）
に、より大きなハードウエアを必要とするという
点で、（０、４／４）コードに比べて不利益があ
る。その代りに、小さなk1パラメータは、MLデ
コーダに必要な通路メモリの大きさを減少させ
る。従つて、（０、４／４）コードは、（０、３／
６）コードよりも、より小さな通路メモリしか必
要としない。同じ様に、（０、４／４）コードは、
（０、３／６）コードと同じようなタイミング及
び利得制御を持たないという点で、（０、４／４）
コードは、（０、３／６）コードよりも劣つてい
る。これらのコードは同時に用いることが出来な
いので、従来は、夫々のコードが有する相対的な
固有の利点を勘案して、設計の選択を行わねばな
らなかつた。 Ｄ 問題点を解決するための手段 本発明の目的は、（０、３／６）PRMLコード
のタイミング及び利得制御の利点と、（０、４／
４）PRMLコードの持つハードウエア的な利点、
即ちビタビ検出器通路メモリを減少するという利
点とを有する単一のクラスPRML変調コード
を提供することにある。 上記の目的は、ML検出を用いるクラスPR
チヤンネルに適する（０、３／５）変調によつて
遂行される。（０、３／５）コードは、予め選択
可能な数のバイナリ・データのビツトを含む入力
データを受取り、それはあらかじめ選択可能なビ
ツト数を持つコードワードのシーケンスにエンコ
ードされる。このコードワードのシーケンスは、
インターリーブされた奇数及び偶数のサブシーケ
ンスに配列され、各シーケンスは、３個を越える
連続したゼロを含むバイナリ・データを持たず、
且つ、各奇数及び偶数のサブシーケンスは、連続
した５個を越えるゼロを含むバイナリ・データを
持つていない。このような形態で、エンコーダに
よつて発生されたコードワードは、デコーダの入
力として使用することが出来る。デコーダは、コ
ードワードを受入れ、そしてコードワードに応答
してバイナリ・データのシーケンスを発生する。 Ｅ 実施例 本発明に従つて、前以て選択可能なバイナリ・
ビツト数を、前以て選択可能なビツト数を有する
コードワードにエンコード（符号化）し、且つデ
コード（復号化）する方法及び装置が与えられ
る。この方法及び装置は、８ビツトのバイナリ・
データを、９ビツトコードのシーケンスで構成さ
れるコードワードにエンコードするために、（０、
３／５）PRML変調コードを使用する。この変
調コードにおいて、コードワードのシーケンス内
で許される連続するゼロの最大数は、３であり、
そしてすべて偶数のサブシーケンスの中か、また
はすべて奇数のサブシーケンスの中での連続した
ゼロの最大数は５である。 （０、３／５）コードは、「クラス」の部分
的応答（PR）チヤンネルと呼ばれている特定の
部分的応答チヤンネルのためにデザインされたコ
ードである。クラス部分的応答は、入力波形を
取り出して、それと同じ波形を２ビツト周期だけ
遅延した同じ波形を差し引くことによつて、出力
波形が記述されたチヤンネル応答である。これ
は、チヤンネル多項式、Ｐ（Ｄ）によつてデジタ
ル的に表すことが出来る。クラスの部分的応答
に対しては、 Ｐ(D)＝（１−D2） (1) である。 この多項式は、デジタル入力のチヤンネルの効
果を表している。演算子、Ｄは「１ビツト時間の
遅延」を意味し、演算子、D2は「２ビツト時間
の遅延」を意味する。従つて、クラスチヤンネ
ルは、ｔ時間において出力サンプルＵを発生し、
これは、ｔ時間における入力Ｗからｔ−２時間に
おける入力Ｗを差し引いた値に等しい。これを数
式に表すと、 Ut＝Wt−Wt-2 (2) になる。 変調コードは、（ｄ、ｋ／k1）と書かれる３個
のパラメータｄ、ｋ及びk1によつて、特徴づけら
れる。パラメータｄ及びｋは、チヤンネル出力コ
ード・ビツト・シーケンス中の連続するゼロの最
小及び最大ランレングスを表している。ここでゼ
ロのランレングスは、検出プロセス中の静止の期
間として取り扱われる。パラメータk1は、特定の
全偶数サブシーケンス、または全奇数サブシーケ
ンス中のゼロの最大ランレングスを表す。本発明
において、連続したゼロの最小ランレングスは、
PRMLの文法においては、不適当とされている
から、ｄはゼロである。ｋの値は、３に設定さ
れ、そしてk1の値は５に設定される。小さなｋの
値は、タイミングと利得制御を正確にするために
必要であり、且つk1の小さな値は、ML検出器に
必要な通路メモリの大きさを減少させる。 （０、３／５）制約条件を有するレート８／
9RLLブロツク・コードは、８ビツト・データ・
バイトから、最大251個の９ビツト・コードワー
ドを与える。全て１のコードワードを除外し、且
つ２状態エンコードのために、６状態従属コード
ワード対を加えることによつて、256個のコー
ド・ワードを作成することが出来る。状態１及び
２は、前のコードワードの連結の最終ビツトの値
によつて、識別される。従つて、夫々９ビツトの
256個のコードワードが定義付けられるが、この
場合、ｄ、ｋ／k1制約条件と、２状態エンコード
に従つて、そのようなコードワードの全ての連結
が使われる。このコードは、同じ構造を持つてい
るバイトとコードワードとの仕切りを構成する、
９ビツト・コードワードに対する８ビツト・デー
タ・バイトの特別な割当てを与える。バイトの仕
切りは、単一的に識別し得て、且つ、コードワー
ドの全体のマツピングは、簡単なブール関数に従
う仕切りビツトをゲートすることにより発生され
る。 （０、３／５）コードにおける９ビツトのコー
ドワードをＹとすれば、 Ｙ＝〔Y1、Y2、Y3、Y4、Y5、Y6、Y7、Y8、Y9〕
(3) である。 全体のコード化シーケンスにおける制約条件ｋ
＝３は、９ビツト・シーケンスの左端の３個のラ
ンレングスか、またはその右端の２個のランレン
グスか、または各９ビツト・シーケンス内の４個
のゼロかで９ビツト・シーケンスを消去すること
により発生することが出来る。このような制約条
件は、以下のブール関係式によつて与えらる。 （Y1＋Y2＋Y3）（Y2＋Y3＋Y4＋Y5） （Y3＋Y4＋Y5＋Y6）（Y4＋Y5＋Y6＋Y7） （Y5＋Y6＋Y7＋Y8）（Y8＋Y9）＝１ (4) 同様に、制約条件k1＝５は、すべての奇数ビツ
ト位置のシーケンスと、すべての偶数ビツト位置
のシーケンスに対して、以下の２つの数式によつ
て記述される。 （Y1＋Y3＋Y5）（Y5＋Y7＋Y9）＝１ (5) （Y2＋Y4＋Y6＋Y8）＝１ (6) 251個の有効な９ビツト・バイナリ・シーケン
スが数式(4)、(5)及び(6)を満足する。この２進数値
と等価の10進数値を第表に示してある。 第１図を参照すると、Ｘで表された８ビツト・
バイナリ・データ・バイトと、Ｙで表され、それ
に割当てられた９ビツト・コードワードは、次式
で与えられる。即ち、 Ｘ＝〔X1、X2、X3、X4、X5、X6、X7、X8〕 (7) Ｙ＝〔Y1、Y2、Y3、Y4、Y5、Y6、Y7、Y8、Y9〕
(8) Ｍで表されたコードワード割当ての第１パテイ
シヨン（区切り）は、データ・バイトの組を含
み、そのデータ・バイトの組において、８ビツ
ト・バイナリ・データバイトの最初と最後の４ビ
ツトは、９ビツト・コード・ワードＹの最初と最
後の４ビツト中に変換することなくマツプするこ
とが出来る。中間のビツト、即ちこのパテイシヨ
ン中の９ビツト・コードワードの第５ビツト位置
は、常に１である。従つて、パテイシヨンＭは、
次式(9)乃至（12）で表すことの出来る162コード
ワードを含む。 M1＝（X1＋X2＋X3） (9) M2＝（X7＋X8） (10) M3＝（X2＋X4＋X5＋X7） （11） Ｍ＝M1M2M3 （12） 残りのコードワード割当ては、夫々24個、25
個、９個、10個、20個及び６個を同定するパテイ
シヨンN1、R1、S1、N2、R2及びS2に分けられ
る。これらの割当てはＸの中のビツトの下記の構
造によつて与えられる。 N1＝M2（X1＋X3）X4 （13） R1＝M2（X2＋X5X6）（X1＋X3）X4 （14） S1＝M2（X2＋X5X6）（X1＋X3）X4 （15） N2＝M1（X8＋X6）X5 （16） R2＝M1（X8＋X6）X5 （17） S2＝M3（X1＋X3）X8 （18） ６状態のコードワードと、それに等価な10進数
値とを第表に示してある。 すべてが１のコード・シーケンスを避けるため
に、中間ビツトY5は、ゼロに変換され、転じて、
それは他の有効なコードワードを発生する。パテ
イシヨンＥは、以下のようにすべて１のコードワ
ードを定義する。 Ｅ＝X1X2X3X4X5X6X7X8 （19） 第１図のエンコーダ１００の論理式を第１表に
示す。 第２図のデコーダ機能は、Ｘのコンポーネント
のための論理式を得るために９ビツト・シーケン
スＹ中のビツト・パターンの排他的構成を用い
て、エンコーダのパテイシヨンと同じパテイシヨ
ンを同定する。第２図のデコーダのデコーダ数式
は、表に示されている。 第１図を参照すると、エンコーダ１００の入力
ラインX1乃至X8において、エンコードされる変
数値X1乃至X8が、エンコーダ１００に入力され
る。入力ラインX1乃至X8は、エンコーダ・ゲー
ト１０２乃至２７４に接続される。そのような変
数に応答して、コードワードは下記のような態様
でエンコーダ・ゲート１０２乃至２７４によつ
て、発生される。エンコーダ・ゲート１０２乃至
２７４は、コードワード・パテイシヨンＭ、N1、
R1、S1、N2、R2、S2及びＥを発生する。最後
に、エンコードされた変数Y1乃至Y9が、エンコ
ーダ・ゲート１４８−１６４、１６６−１８２、
１８４−１９４、１９６−２０４、２０６−２１
０、２１２−２２０、２２２−２３４、２３６−
２５４及び２５６−２７４によつて発生される。 コード化された変数Y1乃至Y9は第２図に示さ
れたように入力ラインY1乃至Y9においてデコー
ダ３００に入力する。入力ラインY1乃至Y9はデ
コーダ・ゲート３０２−４２６に接続される。コ
ード化されていない変数、即ちデータを再生する
ための逆読みのコードワード・パテイシヨン、
Ｅ、Ｍ、N1、R1及びS1は、コード化された変数
Y1乃至Y9に応答して、夫々デコーダ・ゲート３
０２−３２２によつて発生される。同様に、パテ
イシヨンN2、R2及びS2は夫々、デコーダ・ゲー
ト３２４−３２８によつて発生される。最後に、
データX1乃至X8は、夫々、デコーダ・ゲート３
３０−３４０、３４２−３４８、３５０−３６
４、３６６−３７４、３７６−３９０、３９２−
４１０、４１２−４１８及び４２０−４２６によ
つて発生される。
【表】
【表】
【表】
【表】
Ｆ 発明の効果
本明細書に記載されたコードは、レートを減少
せず、しかもｋを減少しない、最適値のコードで
ある。ｋを増加せず、またはレートを減少せず、
またはコードワード長を長くせず、またはエンコ
ーダの状態数を増加しないで、同じように、k1を
減少することは出来ない。この変調コードは、タ
イミング及び利得制御情報を改善するために、
（０、４／４）コードの（ｋ＝４）に比較して小
さなｋパラメータ（ｋ＝３）を与え、そして、こ
れは（０、３／６）コード（k1＝５対k1＝６）と
同じ程k1パラメータを増加することなくこれを達
成する。k1パラメータは、ビタビ検出器通路メモ
リと、最も可能性あるエラー・バーストのサイズ
に対するハードウエアの要件に直接に影響を与え
る。（０、３／５）コードの最大エラー伝播は、
（０、３／６）コード最大エラー伝播と同じであ
る。
せず、しかもｋを減少しない、最適値のコードで
ある。ｋを増加せず、またはレートを減少せず、
またはコードワード長を長くせず、またはエンコ
ーダの状態数を増加しないで、同じように、k1を
減少することは出来ない。この変調コードは、タ
イミング及び利得制御情報を改善するために、
（０、４／４）コードの（ｋ＝４）に比較して小
さなｋパラメータ（ｋ＝３）を与え、そして、こ
れは（０、３／６）コード（k1＝５対k1＝６）と
同じ程k1パラメータを増加することなくこれを達
成する。k1パラメータは、ビタビ検出器通路メモ
リと、最も可能性あるエラー・バーストのサイズ
に対するハードウエアの要件に直接に影響を与え
る。（０、３／５）コードの最大エラー伝播は、
（０、３／６）コード最大エラー伝播と同じであ
る。
第１図は８／９のレートと、（０、３／５）の
ランレングスを持つコードのPRMLシステムの
変調コードのエンコーダの模式図、第２図は本発
明に従つて構成された、８／９のレートと、（０、
３／５）のランレングスの制約条件を持つコード
のPRMLシステムの変調コードのデコーダの模
式図である。 １００……エンコーダ、X1〜X8……エンコー
ダの入力ライン、３００……デコーダ、Y1〜Y9
……デコーダの入力ライン。
ランレングスを持つコードのPRMLシステムの
変調コードのエンコーダの模式図、第２図は本発
明に従つて構成された、８／９のレートと、（０、
３／５）のランレングスの制約条件を持つコード
のPRMLシステムの変調コードのデコーダの模
式図である。 １００……エンコーダ、X1〜X8……エンコー
ダの入力ライン、３００……デコーダ、Y1〜Y9
……デコーダの入力ライン。
Claims (1)
- 【特許請求の範囲】 １ 予め選択可能なビツト数のバイナリ・データ
を予め選択可能なビツト数を持つコードワードに
エンコードするエンコード装置であつて、 予め選択可能なビツト数のバイナリ・データを
受取る受取手段と、 前記受取手段に結合され、前記バイナリ・デー
タのビツトに応答して少なくとも２つのインター
リーブされた奇数及び偶数のサブシーケンスを持
つコードワードのシーケンスを発生するエンコー
ダ手段と、 を備え、前記シーケンスが３個を越える連続した
ゼロを持たず、且つ前記サブシーケンスが５個を
越える連続したゼロを持たない前記エンコード装
置。 ２ 予め選択可能なビツト数のバイナリ・データ
を予め選択可能なビツト数を持つコード・ワード
にエンコードするエンコード方法であつて、 バイナリ・データを受取るステツプと、 前記バイナリ・データから少なくとも２つのイ
ンターリーブされた奇数及び偶数のサブシーケン
スを持つコードワードのシーケンスを発生するこ
とによりバイナリ・データをエンコードするステ
ツプと、 を含み、前記シーケンスが３個を越える連続した
ゼロを持たず、且つ前記サブシーケンスが５個を
越える連続したゼロを持たない前記エンコード方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/078,731 US4786890A (en) | 1987-07-28 | 1987-07-28 | Method and apparatus for implementing a PRML code |
| US078731 | 1987-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119120A JPH01119120A (ja) | 1989-05-11 |
| JPH0319735B2 true JPH0319735B2 (ja) | 1991-03-15 |
Family
ID=22145889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122235A Granted JPH01119120A (ja) | 1987-07-28 | 1988-05-20 | エンコード装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4786890A (ja) |
| EP (1) | EP0301191B1 (ja) |
| JP (1) | JPH01119120A (ja) |
| CA (1) | CA1308811C (ja) |
| DE (1) | DE3888418T2 (ja) |
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| US4888779A (en) * | 1988-03-18 | 1989-12-19 | International Business Machines Corporation | Matched spectral null trellis codes for partial response channels |
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-
1987
- 1987-07-28 US US07/078,731 patent/US4786890A/en not_active Expired - Lifetime
-
1988
- 1988-05-20 DE DE3888418T patent/DE3888418T2/de not_active Expired - Fee Related
- 1988-05-20 JP JP63122235A patent/JPH01119120A/ja active Granted
- 1988-05-20 EP EP88108140A patent/EP0301191B1/en not_active Expired - Lifetime
- 1988-07-15 CA CA000572185A patent/CA1308811C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| EP0301191A3 (en) | 1990-07-04 |
| US4786890A (en) | 1988-11-22 |
| EP0301191B1 (en) | 1994-03-16 |
| CA1308811C (en) | 1992-10-13 |
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| DE3888418T2 (de) | 1994-10-06 |
| EP0301191A2 (en) | 1989-02-01 |
| JPH01119120A (ja) | 1989-05-11 |
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