JPH05274284A - プロセッサ間通信の確認装置 - Google Patents
プロセッサ間通信の確認装置Info
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- JPH05274284A JPH05274284A JP4066539A JP6653992A JPH05274284A JP H05274284 A JPH05274284 A JP H05274284A JP 4066539 A JP4066539 A JP 4066539A JP 6653992 A JP6653992 A JP 6653992A JP H05274284 A JPH05274284 A JP H05274284A
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Abstract
(57)【要約】
【目的】 プロセッサ間通信の確認装置に関し、確実に
通信できたか否かを確認することを目的とし、 【構成】 第１のプロセッサ(31)が第２のプロセッサ(3
2)に通知したデータおよび該データを格納するメモリア
ドレスをそれぞれ比較用データレジスタ(18)および比較
用アドレスレジスタ(15)に格納しておき、その各レジス
タの内容と、第２のプロセッサが第１のプロセッサから
通知されてメモリに出力したデータおよびメモリアドレ
スとをそれぞれ第２の比較器(34)および第１の比較器(3
3)で比較して共に一致したときそのプロセッサ間通信を
正常と判定するように構成する。
通信できたか否かを確認することを目的とし、 【構成】 第１のプロセッサ(31)が第２のプロセッサ(3
2)に通知したデータおよび該データを格納するメモリア
ドレスをそれぞれ比較用データレジスタ(18)および比較
用アドレスレジスタ(15)に格納しておき、その各レジス
タの内容と、第２のプロセッサが第１のプロセッサから
通知されてメモリに出力したデータおよびメモリアドレ
スとをそれぞれ第２の比較器(34)および第１の比較器(3
3)で比較して共に一致したときそのプロセッサ間通信を
正常と判定するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサ間通信の確認
装置に関する。開発中の制御装置（以下被制御装置と称
する）の動作を確認する場合、被制御装置に設定されて
いるパラメータをコンソール等（以下制御装置と称す
る）から変更して動作させる場合がある。このパラメー
タを変更する際、コンソールのプロセッサは変更入力さ
れたデータおよび変更先アドレスを通信用デュアルポー
ト（装置間の結合路をつくるための口）を介して被制御
装置のプロセッサに通知し、被制御装置のプロセッサは
通知されたデータを指定されたアドレスに書込む。
装置に関する。開発中の制御装置（以下被制御装置と称
する）の動作を確認する場合、被制御装置に設定されて
いるパラメータをコンソール等（以下制御装置と称す
る）から変更して動作させる場合がある。このパラメー
タを変更する際、コンソールのプロセッサは変更入力さ
れたデータおよび変更先アドレスを通信用デュアルポー
ト（装置間の結合路をつくるための口）を介して被制御
装置のプロセッサに通知し、被制御装置のプロセッサは
通知されたデータを指定されたアドレスに書込む。
【０００２】しかし、被制御装置が開発途上にある場
合、このパラメータの変更が確実に行われたか否かは保
証されておらず、被制御装置の開発に支障をきたす。こ
のため、プロセッサ間通信が確実に行われたか否かを確
認するプロセッサ間通信の確認装置が求められている。
合、このパラメータの変更が確実に行われたか否かは保
証されておらず、被制御装置の開発に支障をきたす。こ
のため、プロセッサ間通信が確実に行われたか否かを確
認するプロセッサ間通信の確認装置が求められている。
【０００３】
【従来の技術】図５は従来例の構成図である。図５にお
いて、被制御装置１は開発中の装置で、プロセッサＣＰ
Ｕ２，ＲＡＭ３，プログラム等が格納されるＲＯＭ４，
図示省略した入出力部等より構成される。制御装置10
は、例えば、被制御装置を監視・制御するコンソールで
あって、プロセッサＣＰＵ11、ＲＡＭ12、ＲＯＭ13、Ｒ
ＡＭ等で構成される通信用デュアルポート20、応答確認
用フラグレジスタ21および図示省略したが入力部を持つ
ディスプレイ等より構成されている。なお、この通信用
デュアルポート20および応答確認用フラグレジスタ21
は、バス線40およびバス線41に接続されており、双方の
プロセッサＣＰＵ２およびＣＰＵ11から、書込み／読取
りができるように構成されている。
いて、被制御装置１は開発中の装置で、プロセッサＣＰ
Ｕ２，ＲＡＭ３，プログラム等が格納されるＲＯＭ４，
図示省略した入出力部等より構成される。制御装置10
は、例えば、被制御装置を監視・制御するコンソールで
あって、プロセッサＣＰＵ11、ＲＡＭ12、ＲＯＭ13、Ｒ
ＡＭ等で構成される通信用デュアルポート20、応答確認
用フラグレジスタ21および図示省略したが入力部を持つ
ディスプレイ等より構成されている。なお、この通信用
デュアルポート20および応答確認用フラグレジスタ21
は、バス線40およびバス線41に接続されており、双方の
プロセッサＣＰＵ２およびＣＰＵ11から、書込み／読取
りができるように構成されている。
【０００４】いま、ＣＰＵ２は、ＲＡＭ３内に格納され
ているパラメータに従い動作しているものとし、このパ
ラメータを制御装置10のディスプレイより入力して変更
する場合を考える。オペレータは、パラメータを変更す
る際、そのパラメータ（以下データ）とＲＡＭ３内の変
更先メモリアドレスとを入力する。ＣＰＵ11はこのデー
タおよびアドレスとを通信用デュアルポート20に格納し
た後、割込みによりＣＰＵ２に通知する。
ているパラメータに従い動作しているものとし、このパ
ラメータを制御装置10のディスプレイより入力して変更
する場合を考える。オペレータは、パラメータを変更す
る際、そのパラメータ（以下データ）とＲＡＭ３内の変
更先メモリアドレスとを入力する。ＣＰＵ11はこのデー
タおよびアドレスとを通信用デュアルポート20に格納し
た後、割込みによりＣＰＵ２に通知する。
【０００５】これによりＣＰＵ２は、通信用デュアルポ
ート20の内容を読取り、バス線40にこの読取ったアドレ
スとデータとを出力して、そのデータをＲＡＭ３に格
納, 更新した後、応答確認用レジスタ21に終了フラグを
セットする。一方ＣＰＵ11は、割込みを発した後は応答
確認用フラグレジスタ21を定期的に監視しており、終了
フラグセットが確認されたとき、ディスプレイに正常に
変更されたことを表示してオペレータに通知する。
ート20の内容を読取り、バス線40にこの読取ったアドレ
スとデータとを出力して、そのデータをＲＡＭ３に格
納, 更新した後、応答確認用レジスタ21に終了フラグを
セットする。一方ＣＰＵ11は、割込みを発した後は応答
確認用フラグレジスタ21を定期的に監視しており、終了
フラグセットが確認されたとき、ディスプレイに正常に
変更されたことを表示してオペレータに通知する。
【０００６】
【発明が解決しようとする課題】開発中の被制御装置に
コンソールよりアドレスを指定してデータを変更, 設定
するような場合、コンソールのプロセッサと被制御装置
のプロセッサとの間の通信によりデータの受渡しが行わ
れるが、被制御装置が開発中のため、終了フラグで応答
されても指定したアドレスにデータが正常に書き込まれ
た保証はない。このため、そのメモリアドレスを指定し
て格納されたデータを確認することも考えられるが、こ
の場合もプロセッサ間通信によるものであり、被制御装
置から通知されたデータの正確性の保証はない。
コンソールよりアドレスを指定してデータを変更, 設定
するような場合、コンソールのプロセッサと被制御装置
のプロセッサとの間の通信によりデータの受渡しが行わ
れるが、被制御装置が開発中のため、終了フラグで応答
されても指定したアドレスにデータが正常に書き込まれ
た保証はない。このため、そのメモリアドレスを指定し
て格納されたデータを確認することも考えられるが、こ
の場合もプロセッサ間通信によるものであり、被制御装
置から通知されたデータの正確性の保証はない。
【０００７】本発明は、上記課題に鑑み、プロセッサ間
通信の確認装置を提供することを目的とする。
通信の確認装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１本発明の原理図に示
すように、本発明のプロセッサ間通信の確認装置は、第
１のプロセッサ31が出力するメモリアドレスおよびデー
タをそれぞれ記憶する比較用アドレスレジスタ15および
比較用データレジスタ18、第２のプロセッサ32がメモリ
3 に出力するメモリアドレスおよびデータと、比較用ア
ドレスレジスタ15に記憶されているメモリアドレスおよ
び比較用データレジスタ18に記憶されているデータとを
それぞれ比較する第１の比較器33および第２の比較器3
4、第１の比較器33および第２の比較器34が共に一致情
報を出力した時、第１および第２のプロセッサ間の通信
が正常終了したと判定し、通知する判定手段35より構成
される。
すように、本発明のプロセッサ間通信の確認装置は、第
１のプロセッサ31が出力するメモリアドレスおよびデー
タをそれぞれ記憶する比較用アドレスレジスタ15および
比較用データレジスタ18、第２のプロセッサ32がメモリ
3 に出力するメモリアドレスおよびデータと、比較用ア
ドレスレジスタ15に記憶されているメモリアドレスおよ
び比較用データレジスタ18に記憶されているデータとを
それぞれ比較する第１の比較器33および第２の比較器3
4、第１の比較器33および第２の比較器34が共に一致情
報を出力した時、第１および第２のプロセッサ間の通信
が正常終了したと判定し、通知する判定手段35より構成
される。
【０００９】
【作用】第１のプロセッサ31は、受渡すデータとメモリ
３の格納先メモリアドレスとを通信用デュアルポート20
に格納するとともに、比較用アドレスレジスタ15にその
メモリアドレスデータを、比較用データレジスタ18にそ
のデータを格納して、第２のプロセッサ32に割込み等に
より通知する。この通知により、第２のプロセッサ32は
通信用デュアルポート20よりデータとメモリアドレスと
を読取るとともに、読取ったデータとメモリアドレスと
をメモリ３に出力して書込む。
３の格納先メモリアドレスとを通信用デュアルポート20
に格納するとともに、比較用アドレスレジスタ15にその
メモリアドレスデータを、比較用データレジスタ18にそ
のデータを格納して、第２のプロセッサ32に割込み等に
より通知する。この通知により、第２のプロセッサ32は
通信用デュアルポート20よりデータとメモリアドレスと
を読取るとともに、読取ったデータとメモリアドレスと
をメモリ３に出力して書込む。
【００１０】一方、第１の比較器33は、第２のプロセッ
サ32から出力されたメモリアドレスと比較用アドレスレ
ジスタ15に記憶されている内容とを比較して一致／不一
致信号を出力し、第２の比較器34は、第２のプロセッサ
32から出力されたデータと、比較用データレジスタ18の
内容とを比較して一致／不一致信号を出力する。
サ32から出力されたメモリアドレスと比較用アドレスレ
ジスタ15に記憶されている内容とを比較して一致／不一
致信号を出力し、第２の比較器34は、第２のプロセッサ
32から出力されたデータと、比較用データレジスタ18の
内容とを比較して一致／不一致信号を出力する。
【００１１】そして、判定手段35は、第１の比較器33お
よび第２の比較器34が共に一致信号を出力したとき、正
常に通信されたとして、例えばディスプレイに表示す
る。以上のごとく、第１のプロセッサ31が第２のプロセ
ッサ32に渡したデータおよびメモリアドレスと、第２の
プロセッサが受け取ったそのデータに基づいてメモリ３
に出力するデータおよびメモリアドレスとをそれぞれ比
較検証することにより、プロセッサ間通信の正常性が確
認できる。
よび第２の比較器34が共に一致信号を出力したとき、正
常に通信されたとして、例えばディスプレイに表示す
る。以上のごとく、第１のプロセッサ31が第２のプロセ
ッサ32に渡したデータおよびメモリアドレスと、第２の
プロセッサが受け取ったそのデータに基づいてメモリ３
に出力するデータおよびメモリアドレスとをそれぞれ比
較検証することにより、プロセッサ間通信の正常性が確
認できる。
【００１２】なお、誤ったデータが伝達されたとき、被
制御装置が暴走するような場合は、アドレスが一致し、
且つデータが不一致のとき、つまり指定のアドレスに誤
ったデータが格納されたときは警報を発して、異常処理
を行うようにする。
制御装置が暴走するような場合は、アドレスが一致し、
且つデータが不一致のとき、つまり指定のアドレスに誤
ったデータが格納されたときは警報を発して、異常処理
を行うようにする。
【００１３】
【実施例】図２は一実施例の構成図、図３は動作タイム
チャート図、図４はその他の実施例の構成図である。本
実施例では、図５の例に適用した例、即ち、応答確認用
フラグレジスタ21に終了フラグがットされたことを確認
して通信を終了するシーケンスに適用した例を示す。
チャート図、図４はその他の実施例の構成図である。本
実施例では、図５の例に適用した例、即ち、応答確認用
フラグレジスタ21に終了フラグがットされたことを確認
して通信を終了するシーケンスに適用した例を示す。
【００１４】図２において、１は開発途上の被制御装置
で、プロセッサＣＰＵ２（第２のプロセッサ32に対
応）、ＲＡＭ３、ＲＯＭ４、外部制御入出力部（Ｉ／
Ｏ）５等より構成され、アドレス線40a,データ線40b 等
により接続されている。10はコンソール等の制御装置
で、プロセッサＣＰＵ11（第１のプロセッサ31）、ＲＡ
Ｍ12、ＲＯＭ13、設定／表示用ディスプレイ(DSP)14 、
比較用アドレスレジスタ15、比較器16（第１の比較器3
3）、比較器17（第２の比較器34）、比較用データレジ
スタ18、アンド回路19（判定手段35に対応する) 、通信
用デュアルポート20、応答確認用フラグレジスタ21、タ
イマー22等より構成され、アドレス線41a , データ線41
b 等により接続されている。
で、プロセッサＣＰＵ２（第２のプロセッサ32に対
応）、ＲＡＭ３、ＲＯＭ４、外部制御入出力部（Ｉ／
Ｏ）５等より構成され、アドレス線40a,データ線40b 等
により接続されている。10はコンソール等の制御装置
で、プロセッサＣＰＵ11（第１のプロセッサ31）、ＲＡ
Ｍ12、ＲＯＭ13、設定／表示用ディスプレイ(DSP)14 、
比較用アドレスレジスタ15、比較器16（第１の比較器3
3）、比較器17（第２の比較器34）、比較用データレジ
スタ18、アンド回路19（判定手段35に対応する) 、通信
用デュアルポート20、応答確認用フラグレジスタ21、タ
イマー22等より構成され、アドレス線41a , データ線41
b 等により接続されている。
【００１５】ここで、比較器16は、アドレス線40a に出
力されるアドレスデータと、比較用アドレスレジスタ15
の内容とを比較するもので、一致／不一致信号を出力す
る。また、比較器17はデータ線40b に出力されるデータ
と、比較用データレジスタ18の内容とを比較して一致／
不一致信号を出力する。また、アンド回路19は、比較器
16および比較器17が共に一致信号を出力したとき、ＣＰ
Ｕ11に割込みを発生するもので、この割込みによりＣＰ
Ｕ11は割込みフラグ23をＲＡＭ12内にセットする。
力されるアドレスデータと、比較用アドレスレジスタ15
の内容とを比較するもので、一致／不一致信号を出力す
る。また、比較器17はデータ線40b に出力されるデータ
と、比較用データレジスタ18の内容とを比較して一致／
不一致信号を出力する。また、アンド回路19は、比較器
16および比較器17が共に一致信号を出力したとき、ＣＰ
Ｕ11に割込みを発生するもので、この割込みによりＣＰ
Ｕ11は割込みフラグ23をＲＡＭ12内にセットする。
【００１６】以上構成の制御装置, 被制御装置におい
て、オペレータにより、設定／表示用ディスプレイ14か
ら、パラメータ変更条件（データおよびメモリアドレ
ス) が入力されると、以下の動作が行われる。 (1) ＣＰＵ11はパラメータ変更条件を読取り、(S1)デー
タとメモリアドレスデータとをそれぞれ通信用デュアル
ポート20に格納した後、(S2)それぞれを比較用データレ
ジスタ18, 比較用アドレスレジスタ15に格納する。 (2) 上記(S2)の後、(S3)ＣＰＵ11はＣＰＵ２に割込み信
号を出力し、(S4),(S11),(S14)一定時間ごとに割込みフ
ラグ23の確認および応答確認用フラグレジスタ21に終了
フラグがセットされているか否かの検索シーケンスに入
る。 (3) ＣＰＵ11からの割込みにより、(S5)ＣＰＵ２は通信
用デュアルポート20からメモリアドレス，データを読取
った後、(S6)それぞれをアドレス線40a,データ線40b に
出力して、変更データをＲＡＭ３に書き込み、(S7)応答
確認用フラグレジスタに終了フラグをセットする。 (4) (S8)この間、比較器16は比較用アドレスレジスタ15
の内容とアドレス線40aに出力されたアドレスデータと
を比較して一致／不一致信号を出力し、比較器17は比較
用データレジスタ18の内容とデータ線40b に出力された
データとを比較して一致／不一致信号を出力する。 (5) 比較器16,17 の出力が共に一致信号を出力したと
き、(S9)アンド回路19はＣＰＵ11に割込み信号を出力す
る。 (6) これにより(S10) ＣＰＵ11は、割込みフラグ23をセ
ットする。 (7) ＣＰＵ11は、前述したように、タイマー22に基づき
一定時間おきに終了フラグのセット、割込みフラグ23の
セットを監視しており、共にセットされたならば正常に
通信されたと判定して設定／表示用ディスプレイ14に正
常終了を表示する。なお、所定時間内に割込みフラグ23
および終了フラグがセットされなければ、パラメータ変
更不能として表示する。
て、オペレータにより、設定／表示用ディスプレイ14か
ら、パラメータ変更条件（データおよびメモリアドレ
ス) が入力されると、以下の動作が行われる。 (1) ＣＰＵ11はパラメータ変更条件を読取り、(S1)デー
タとメモリアドレスデータとをそれぞれ通信用デュアル
ポート20に格納した後、(S2)それぞれを比較用データレ
ジスタ18, 比較用アドレスレジスタ15に格納する。 (2) 上記(S2)の後、(S3)ＣＰＵ11はＣＰＵ２に割込み信
号を出力し、(S4),(S11),(S14)一定時間ごとに割込みフ
ラグ23の確認および応答確認用フラグレジスタ21に終了
フラグがセットされているか否かの検索シーケンスに入
る。 (3) ＣＰＵ11からの割込みにより、(S5)ＣＰＵ２は通信
用デュアルポート20からメモリアドレス，データを読取
った後、(S6)それぞれをアドレス線40a,データ線40b に
出力して、変更データをＲＡＭ３に書き込み、(S7)応答
確認用フラグレジスタに終了フラグをセットする。 (4) (S8)この間、比較器16は比較用アドレスレジスタ15
の内容とアドレス線40aに出力されたアドレスデータと
を比較して一致／不一致信号を出力し、比較器17は比較
用データレジスタ18の内容とデータ線40b に出力された
データとを比較して一致／不一致信号を出力する。 (5) 比較器16,17 の出力が共に一致信号を出力したと
き、(S9)アンド回路19はＣＰＵ11に割込み信号を出力す
る。 (6) これにより(S10) ＣＰＵ11は、割込みフラグ23をセ
ットする。 (7) ＣＰＵ11は、前述したように、タイマー22に基づき
一定時間おきに終了フラグのセット、割込みフラグ23の
セットを監視しており、共にセットされたならば正常に
通信されたと判定して設定／表示用ディスプレイ14に正
常終了を表示する。なお、所定時間内に割込みフラグ23
および終了フラグがセットされなければ、パラメータ変
更不能として表示する。
【００１７】なお、割込みフラグ23がセットされたか否
かにより変更データが正常にＲＡＭ３に書き込まれたか
否かが判定できるが、ここでは、終了フラグとともに通
信シーケンスを良否を判定し、割込みフラグ23がセット
され、且つ終了フラグがセットされていない場合は、正
常に変更データがＲＡＭ３に書き込まれたが、その後の
処理が不良と判定して、同様にプロセッサ間通信不良と
する。
かにより変更データが正常にＲＡＭ３に書き込まれたか
否かが判定できるが、ここでは、終了フラグとともに通
信シーケンスを良否を判定し、割込みフラグ23がセット
され、且つ終了フラグがセットされていない場合は、正
常に変更データがＲＡＭ３に書き込まれたが、その後の
処理が不良と判定して、同様にプロセッサ間通信不良と
する。
【００１８】図４はその他の実施例を示したもので、イ
ンバータ24を比較器17の出力に挿入している。なお、応
答確認用フラグレジスタ21、タイマー22等は省略してい
る。これにより、指定したアドレスに間違ったデータが
書かれたとき、割込みが出力されることになり、ＣＰＵ
11はこの割込みにより、エラー表示をDSP14 に行うとと
もに、被制御装置１のリセット処理等の異常処理を行
う。
ンバータ24を比較器17の出力に挿入している。なお、応
答確認用フラグレジスタ21、タイマー22等は省略してい
る。これにより、指定したアドレスに間違ったデータが
書かれたとき、割込みが出力されることになり、ＣＰＵ
11はこの割込みにより、エラー表示をDSP14 に行うとと
もに、被制御装置１のリセット処理等の異常処理を行
う。
【００１９】この実施例は、間違ったデータを書き込む
ことにより暴走の恐れがある被制御装置１に適用され得
るものである。以上のごとく、被制御装置１が受け取っ
たデータをメモリに書き込むデータと、制御装置が被制
御装置に渡したデータとを比較することにより、プロセ
ッサ間通信の正常性が検証できるので、特に開発段階の
被制御装置の障害の切り分けが容易となり、開発が促進
される効果がある。
ことにより暴走の恐れがある被制御装置１に適用され得
るものである。以上のごとく、被制御装置１が受け取っ
たデータをメモリに書き込むデータと、制御装置が被制
御装置に渡したデータとを比較することにより、プロセ
ッサ間通信の正常性が検証できるので、特に開発段階の
被制御装置の障害の切り分けが容易となり、開発が促進
される効果がある。
【００２０】なお、通信用デュアルポート20，応答確認
用フラグレジスタ21は、制御装置側，被制御装置側のい
ずれに設けてもよい。
用フラグレジスタ21は、制御装置側，被制御装置側のい
ずれに設けてもよい。
【００２１】
【発明の効果】以上のごとく、第１のプロセッサが第２
のプロセッサに渡したデータと第２のプロセッサが受け
取ったデータとをメモリに書き込む段階で比較すること
により、プロセッサ間の通信の正常性が検証できるの
で、開発段階の被制御装置との通信の確認が容易とな
り、開発が促進される効果がある。
のプロセッサに渡したデータと第２のプロセッサが受け
取ったデータとをメモリに書き込む段階で比較すること
により、プロセッサ間の通信の正常性が検証できるの
で、開発段階の被制御装置との通信の確認が容易とな
り、開発が促進される効果がある。
【図１】 本発明の原理図
【図２】 一実施例の構成図
【図３】 動作タイムチャート図
【図４】 その他の実施例の構成図
【図５】 従来例の構成図
１ 被制御装置 ２ プロセッサ，ＣＰＵ ３ メモリ，ＲＡＭ ４ メモリ，ＲＯＭ ５ 外部制御入出力部，Ｉ／Ｏ 10 制御装置 11 プロセッサ，ＣＰＵ 12 メモリ，ＲＡＭ 13 メモリ，ＲＯＭ 14 設定／表示用ディスプレイ，ＤＳＰ 15 比較用アドレスレジスタ 16 比較器 17 比較器 18 比較用データレジスタ 19 アンド回路 20 通信用デュアルポート 21 応答確認用フラグレジスタ 22 タイマー 23 割込みフラグ 24 インバータ 31 第１のプロセッサ 32 第２のプロセッサ 33 第1 の比較器 34 第2 の比較器 35 判定手段 40 バス線 41 バス線 40a アドレス線 40b データ線 41a アドレス線 41b データ線
Claims (2)
- 【請求項１】 第１のプロセッサ(31)がデータと該デー
タの格納場所を指定するメモリアドレスとを通信用デュ
アルポート(20)に設定し、第２のプロセッサ(32)が該通
信用デュアルポートを読取って指定された該メモリアド
レスに該データを格納するプロセッサ間通信の確認装置
であって、 第１のプロセッサ(31)が出力する該メモリアドレスおよ
び該データをそれぞれ記憶する比較用アドレスレジスタ
(15)および比較用データレジスタ(18)と、 第２のプロセッサ(32)がメモリ(3) に出力する該メモリ
アドレスおよび該データと、該比較用アドレスレジスタ
に記憶されている該メモリアドレスおよび該比較用デー
タレジスタに記憶されている該データとをそれぞれ比較
する第１の比較器(33)および第２の比較器(34)と、 第１の比較器および第２の比較器が共に一致情報を出力
した時、第１および第２のプロセッサ間の通信が正常に
終了したと判定し、通知する判定手段(35)とを有し、第
１のプロセッサが第２のプロセッサに通知したデータお
よび該データを格納すべきメモリアドレスと、第２のプ
ロセッサが該メモリに該データを格納すべく出力したデ
ータおよびメモリアドレスとをそれぞれ比較し、共に一
致したときそのプロセッサ間通信を正常と判定するよう
に構成してなることを特徴とするプロセッサ間通信の確
認装置。 - 【請求項２】 第１の比較器が一致情報を出力し、且つ
第２の比較器が不一致情報を出力したとき、異常通知を
行う判定手段であることを特徴とする請求項１記載のプ
ロセッサ間通信の確認装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066539A JPH05274284A (ja) | 1992-03-25 | 1992-03-25 | プロセッサ間通信の確認装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066539A JPH05274284A (ja) | 1992-03-25 | 1992-03-25 | プロセッサ間通信の確認装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274284A true JPH05274284A (ja) | 1993-10-22 |
Family
ID=13318814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066539A Pending JPH05274284A (ja) | 1992-03-25 | 1992-03-25 | プロセッサ間通信の確認装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376545B1 (ko) * | 1998-12-16 | 2003-06-12 | 엘지전자 주식회사 | 교환기에서프로세서간아이피씨데이터송수신방법 |
-
1992
- 1992-03-25 JP JP4066539A patent/JPH05274284A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376545B1 (ko) * | 1998-12-16 | 2003-06-12 | 엘지전자 주식회사 | 교환기에서프로세서간아이피씨데이터송수신방법 |
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