JPH05260031A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH05260031A JPH05260031A JP4054584A JP5458492A JPH05260031A JP H05260031 A JPH05260031 A JP H05260031A JP 4054584 A JP4054584 A JP 4054584A JP 5458492 A JP5458492 A JP 5458492A JP H05260031 A JPH05260031 A JP H05260031A
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- Japan
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- word
- signal
- synchronization
- timing signal
- frame synchronization
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】ブロック符号を用いて誤り訂正符号化後、イン
タリーブが施された受信信号に対して、フレーム同期用
の特定のビットを付加することなくフレーム同期を確立
できるようにする。 【構成】フレーム同期回路３の排他的論理和部３１は、
フレーム同期が確立していないとき、すなわち、タイミ
ング信号発生部５１からタイミング信号Ｐｔを受けてい
ないとき、受信信号Ｓ２からＮ通りの連続したＮビット
を抽出し、Ｎビット分の排他的論理話をそれぞれ演算し
てＮ列のデータ信号列として出力する。Ｎ個のワード同
期部４１〜４Ｎは、排他的論理和部からのＮ列のデータ
信号列をそれぞれ受け、ワード同期が確立したときにワ
ードパルス信号をそれぞれ送出する。タイミング信号発
生部５１は、Ｎ個のワード同期部からワードパルス信号
をそれぞれ受けてタイミング信号Ｐｔを生成する。
タリーブが施された受信信号に対して、フレーム同期用
の特定のビットを付加することなくフレーム同期を確立
できるようにする。 【構成】フレーム同期回路３の排他的論理和部３１は、
フレーム同期が確立していないとき、すなわち、タイミ
ング信号発生部５１からタイミング信号Ｐｔを受けてい
ないとき、受信信号Ｓ２からＮ通りの連続したＮビット
を抽出し、Ｎビット分の排他的論理話をそれぞれ演算し
てＮ列のデータ信号列として出力する。Ｎ個のワード同
期部４１〜４Ｎは、排他的論理和部からのＮ列のデータ
信号列をそれぞれ受け、ワード同期が確立したときにワ
ードパルス信号をそれぞれ送出する。タイミング信号発
生部５１は、Ｎ個のワード同期部からワードパルス信号
をそれぞれ受けてタイミング信号Ｐｔを生成する。
Description
【０００１】
【産業上の利用分野】本発明はフレーム同期回路に関
し、特にブロック符号を用いて誤り訂正符号化後、イン
タリーブが施された受信信号を受けてフレーム同期を確
立するフレーム同期回路に関する。
し、特にブロック符号を用いて誤り訂正符号化後、イン
タリーブが施された受信信号を受けてフレーム同期を確
立するフレーム同期回路に関する。
【０００２】
【従来の技術】ブロック符号を用いて誤り訂正符号化を
行うディジタル無線通信システムにおいて、バースト誤
りが発生した場合に誤りを分散させるため、送信側でイ
タリーブを施すことがある。このインタリーブを施した
際、受信側でインタリーブのフレーム同期を確立できる
ようにするために、従来、フレーム同期用の特定なビッ
トを割り当てていた。
行うディジタル無線通信システムにおいて、バースト誤
りが発生した場合に誤りを分散させるため、送信側でイ
タリーブを施すことがある。このインタリーブを施した
際、受信側でインタリーブのフレーム同期を確立できる
ようにするために、従来、フレーム同期用の特定なビッ
トを割り当てていた。
【０００３】
【発明が解決しようとする課題】上述したように従来
は、フレーム同期のための特定なビットを割り当ててい
たため、信号の伝送効率が低下するという問題点があっ
た。
は、フレーム同期のための特定なビットを割り当ててい
たため、信号の伝送効率が低下するという問題点があっ
た。
【０００４】本発明の目的は、ブロック符号を用いて誤
り訂正符号化後インタリーブが施された信号に対して、
特定なビットを付加しなくてもフレーム同期が確立でき
るフレーム同期回路を提供することにある。
り訂正符号化後インタリーブが施された信号に対して、
特定なビットを付加しなくてもフレーム同期が確立でき
るフレーム同期回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のフレーム同期回
路は、ブロック符号を用いて誤り訂正符号化後、深さＮ
（Ｎは自然数）のインタリーブが施された受信信号を受
けてフレーム同期を確立するフレーム同期回路であっ
て、前記受信信号からＮ通りの連続したＮビットを抽出
してＮビット分の排他的論理和をそれぞれ演算しＮ列の
データ信号列として出力する排他的論理和部と、前記Ｎ
列のデータ信号列をそれぞれ受けワード同期が確立した
ときにワードパルス信号をそれぞれ送出するＮ個のワー
ド同期部と、このＮ個のワード同期部からのワードパル
ス信号によりタイミング信号を生成するタイミング信号
発生部とを備えて構成されている。
路は、ブロック符号を用いて誤り訂正符号化後、深さＮ
（Ｎは自然数）のインタリーブが施された受信信号を受
けてフレーム同期を確立するフレーム同期回路であっ
て、前記受信信号からＮ通りの連続したＮビットを抽出
してＮビット分の排他的論理和をそれぞれ演算しＮ列の
データ信号列として出力する排他的論理和部と、前記Ｎ
列のデータ信号列をそれぞれ受けワード同期が確立した
ときにワードパルス信号をそれぞれ送出するＮ個のワー
ド同期部と、このＮ個のワード同期部からのワードパル
ス信号によりタイミング信号を生成するタイミング信号
発生部とを備えて構成されている。
【０００６】本発明のフレーム同期回路は、ブロック符
号を用いて誤り訂正符号化後、深さＮ（Ｎは自然数）の
インタリーブが施された受信信号をＮ通りに１／Ｎ分周
してＮ列のデータ信号列として出力する１／Ｎ分周部
と、前記Ｎ列のデータ信号列をそれぞれ受けワード同期
が確立したときにワードパルス信号をそれぞれ送出する
Ｎ個のワード同期部と、このＮ個のワード同期部からの
ワードパルス信号の位相関係を検知してタイミング信号
を発生するタイミング信号発生部とを備えて構成されて
いる。
号を用いて誤り訂正符号化後、深さＮ（Ｎは自然数）の
インタリーブが施された受信信号をＮ通りに１／Ｎ分周
してＮ列のデータ信号列として出力する１／Ｎ分周部
と、前記Ｎ列のデータ信号列をそれぞれ受けワード同期
が確立したときにワードパルス信号をそれぞれ送出する
Ｎ個のワード同期部と、このＮ個のワード同期部からの
ワードパルス信号の位相関係を検知してタイミング信号
を発生するタイミング信号発生部とを備えて構成されて
いる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。送信側は符号化回路１と、インタリーブ回
路２とを備え、また受信側は、フレーム同期回路３と、
デインタリーブ回路４と、誤り訂正回路５とを備えてい
る。
ク図である。送信側は符号化回路１と、インタリーブ回
路２とを備え、また受信側は、フレーム同期回路３と、
デインタリーブ回路４と、誤り訂正回路５とを備えてい
る。
【０００９】ここで、符号化回路１は、入力信号Ｓ１を
ブロック符号に誤り訂正符号化する。インタリーブ回路
２は、符号化回路１からのブロック符号化された信号に
対して深さＮ（Ｎは自然数）のインタリーブ変換を行
い、送信装置（図示せず）を介して無線回線へ送出す
る。
ブロック符号に誤り訂正符号化する。インタリーブ回路
２は、符号化回路１からのブロック符号化された信号に
対して深さＮ（Ｎは自然数）のインタリーブ変換を行
い、送信装置（図示せず）を介して無線回線へ送出す
る。
【００１０】送信側から伝送されてきた信号は、受信装
置（図示せず）を介し受信信号Ｓ２としてフレーム同期
回路３及びデインタリーブ回路４へ入力される。
置（図示せず）を介し受信信号Ｓ２としてフレーム同期
回路３及びデインタリーブ回路４へ入力される。
【００１１】フレーム同期回路３は、排他的論理和部３
１と、Ｎ個のワード同期部４１〜４Ｎと、タイミング信
号発生部５１とを有している。
１と、Ｎ個のワード同期部４１〜４Ｎと、タイミング信
号発生部５１とを有している。
【００１２】排他的論理和部３１は、タイミング信号発
生部５１からのタイミング信号Ｐｔに応じて、受信信号
Ｓ２の連続したＮビット分の排他的論理和をとる。ま
た、インタリーブのフレーム同期が確立していない場
合、すなわち、タイミング信号Ｐｔが供給されない場
合、連続したＮビットの区切り方はＮ通りあるので、全
ての区切り方について排他的論理和をとり、Ｎ列のデー
タ信号列として出力する。
生部５１からのタイミング信号Ｐｔに応じて、受信信号
Ｓ２の連続したＮビット分の排他的論理和をとる。ま
た、インタリーブのフレーム同期が確立していない場
合、すなわち、タイミング信号Ｐｔが供給されない場
合、連続したＮビットの区切り方はＮ通りあるので、全
ての区切り方について排他的論理和をとり、Ｎ列のデー
タ信号列として出力する。
【００１３】ワード同期部４１〜４Ｎには、Ｎ列のデー
タ信号列がそれぞれ入力する。伝送路上での誤りが発生
していない場合には、いずれか１つのワード同期部にお
いてワード同期が確立する。ここで、ワード同期が確立
したときにワード同期タイミングを示すワードパルス信
号を送出する。
タ信号列がそれぞれ入力する。伝送路上での誤りが発生
していない場合には、いずれか１つのワード同期部にお
いてワード同期が確立する。ここで、ワード同期が確立
したときにワード同期タイミングを示すワードパルス信
号を送出する。
【００１４】タイミング信号発生部５１は、Ｎ個のワー
ド同期部４１〜４Ｎのそれぞれからワード同期タイミン
グを示すワードパルス信号を受けてワード同期が確立し
たデータ信号列を検出し、送信側でのインタリーブ変換
のフレームの区切りを検出してタイミング信号Ｐｔを生
成する。このタイミング信号の同期は符号語の周期のＮ
倍となる。
ド同期部４１〜４Ｎのそれぞれからワード同期タイミン
グを示すワードパルス信号を受けてワード同期が確立し
たデータ信号列を検出し、送信側でのインタリーブ変換
のフレームの区切りを検出してタイミング信号Ｐｔを生
成する。このタイミング信号の同期は符号語の周期のＮ
倍となる。
【００１５】デインタリーブ回路４は、フレーム同期回
路３からのタイミング信号Ｐｔに応じて受信信号Ｓ２に
対し、送信側のインタリーブ回路２での変換の逆変換を
行う。誤り訂正回路５は、分散されたビット誤りに対し
て訂正を行う。
路３からのタイミング信号Ｐｔに応じて受信信号Ｓ２に
対し、送信側のインタリーブ回路２での変換の逆変換を
行う。誤り訂正回路５は、分散されたビット誤りに対し
て訂正を行う。
【００１６】なお、インタリーブ変換を行うことによ
り、伝送路上で例えばレーダ干渉等によるバースト誤り
が発生した際、ビット誤りがＮ個の各ブロックに分散さ
れるので、全体としての誤り訂正効果が大きくなる。
り、伝送路上で例えばレーダ干渉等によるバースト誤り
が発生した際、ビット誤りがＮ個の各ブロックに分散さ
れるので、全体としての誤り訂正効果が大きくなる。
【００１７】次にフレーム同期回路の動作について説明
する。
する。
【００１８】受信信号Ｓ２は、インタリーブ変換された
信号であるために、どのようなタイミングでブロック化
してもワード同期を確立できない。しかし、受信信号Ｓ
２に対して正しいタイミングで連続したＮビット分の排
他的論理和をとり、しかも排他的論理和されたデータ信
号列を正しいタイミングでブロック化すれば符号語とな
るので、ワード同期を確立できる。
信号であるために、どのようなタイミングでブロック化
してもワード同期を確立できない。しかし、受信信号Ｓ
２に対して正しいタイミングで連続したＮビット分の排
他的論理和をとり、しかも排他的論理和されたデータ信
号列を正しいタイミングでブロック化すれば符号語とな
るので、ワード同期を確立できる。
【００１９】さて、排他的論理和部３１において、連続
したＮビット分の排他的論理和をとるために区切るタイ
ミングはＮ通りあるが、符号語となるのは１通りのみで
ある。いま、Ｎ＝３の場合を例にとって図２により説明
する。
したＮビット分の排他的論理和をとるために区切るタイ
ミングはＮ通りあるが、符号語となるのは１通りのみで
ある。いま、Ｎ＝３の場合を例にとって図２により説明
する。
【００２０】図２（１）は、送信側のインタリーブ回路
２に入力するデータ信号列，つまりインタリーブ変換さ
れる前のデータ信号列を示しており、（２）はインタリ
ーブ回路２によりインタリーブ変換された後のデータ信
号列を示している。ここでｎは符号長であり、３つのビ
ットパターン系列（ａ1 ，ａ2 ，…，ａn ），（ｂ1，
ｂ2 ，…，ｂn ），（ｃ1 ，ｃ2 ，…，ｃn ）は符号語
である。
２に入力するデータ信号列，つまりインタリーブ変換さ
れる前のデータ信号列を示しており、（２）はインタリ
ーブ回路２によりインタリーブ変換された後のデータ信
号列を示している。ここでｎは符号長であり、３つのビ
ットパターン系列（ａ1 ，ａ2 ，…，ａn ），（ｂ1，
ｂ2 ，…，ｂn ），（ｃ1 ，ｃ2 ，…，ｃn ）は符号語
である。
【００２１】さて、伝送路上での誤り発生がないとする
と、排他的論理和部３１での連続した３ビットの区切り
方は、図２（３Ａ），（３Ｂ），（３Ｃ）に示した３通
りある。正しくブロック化されたとすると、（３Ｂ）
は、３つの符号語（ａ1 ，ａ2，…，ａn ），（ｂ1 ，
ｂ2 ，…，ｂn ），（ｃ1 ，ｃ2 ，…，ｃn ）の各ビッ
トの排他的論理和をとったものとなるので符号語とな
る。一方、（ｃ0 ，ｃ1 ，…ｃn-1 ），（ａ2 ，ａ3 ，
…ａn+1 ）は符号語ではないので、これの排他的論理和
をとった（３Ａ），（３Ｃ）は符号語になるとは限らな
い。
と、排他的論理和部３１での連続した３ビットの区切り
方は、図２（３Ａ），（３Ｂ），（３Ｃ）に示した３通
りある。正しくブロック化されたとすると、（３Ｂ）
は、３つの符号語（ａ1 ，ａ2，…，ａn ），（ｂ1 ，
ｂ2 ，…，ｂn ），（ｃ1 ，ｃ2 ，…，ｃn ）の各ビッ
トの排他的論理和をとったものとなるので符号語とな
る。一方、（ｃ0 ，ｃ1 ，…ｃn-1 ），（ａ2 ，ａ3 ，
…ａn+1 ）は符号語ではないので、これの排他的論理和
をとった（３Ａ），（３Ｃ）は符号語になるとは限らな
い。
【００２２】よって、排他的論理和部３１のＮ列（この
場合 Ｎ＝３）のうち、１列のみ符号語が出力されるの
で、Ｎ個のワード同期部４１〜４Ｎのうちいずれか１つ
のワード同期部でのみワード同期が確立する。このワー
ド同期が確立したデータ信号列を検出することにより、
最終的にデインタリーブ変換の基準となるタイミング信
号Ｐｔを発生することができる。
場合 Ｎ＝３）のうち、１列のみ符号語が出力されるの
で、Ｎ個のワード同期部４１〜４Ｎのうちいずれか１つ
のワード同期部でのみワード同期が確立する。このワー
ド同期が確立したデータ信号列を検出することにより、
最終的にデインタリーブ変換の基準となるタイミング信
号Ｐｔを発生することができる。
【００２３】図３は本発明の第２の実施例を示すブロッ
ク図であり、フレーム同期回路６は、１／Ｎ分周部６１
と、Ｎ個のワード同期部７１〜７Ｎと、タイミング信号
発生部８１とを有している。
ク図であり、フレーム同期回路６は、１／Ｎ分周部６１
と、Ｎ個のワード同期部７１〜７Ｎと、タイミング信号
発生部８１とを有している。
【００２４】１／Ｎ分周部６１は、受信信号Ｓ２をタイ
ミング信号発生部８１からのタイミング信号Ｐｔに応じ
て１／Ｎに分周し、Ｎ列のデータ信号列として出力す
る。このＮ列のデータ信号列はＮ個のワード同期部７１
〜７Ｎにそれぞれ入力される。
ミング信号発生部８１からのタイミング信号Ｐｔに応じ
て１／Ｎに分周し、Ｎ列のデータ信号列として出力す
る。このＮ列のデータ信号列はＮ個のワード同期部７１
〜７Ｎにそれぞれ入力される。
【００２５】タイミング信号発生部８１は、Ｎ個のワー
ド同期部７１〜７Ｎがそれぞれ出力するワード同期のタ
イミングを示すワードパルスＰ１〜ＰＮを受け、Ｎ個の
ワードパルス信号の位相関係より送信側でのインタリー
ブ変換のフレームの区切りを検出してタイミング信号Ｐ
ｔを発生する。このタイミング信号の周期は符号語の同
期のＮ倍となる。
ド同期部７１〜７Ｎがそれぞれ出力するワード同期のタ
イミングを示すワードパルスＰ１〜ＰＮを受け、Ｎ個の
ワードパルス信号の位相関係より送信側でのインタリー
ブ変換のフレームの区切りを検出してタイミング信号Ｐ
ｔを発生する。このタイミング信号の周期は符号語の同
期のＮ倍となる。
【００２６】ところで、１／Ｎ分周部６１にて１／Ｎに
分周してＮ列のデータ信号列を生成するとき、データ信
号列が正しいタイミングでブロック化された場合は符号
語となるため、Ｎ個のワード同期部７１〜７Ｎにおいて
それぞれワード同期が確立される。
分周してＮ列のデータ信号列を生成するとき、データ信
号列が正しいタイミングでブロック化された場合は符号
語となるため、Ｎ個のワード同期部７１〜７Ｎにおいて
それぞれワード同期が確立される。
【００２７】また、１／Ｎ分周部６１は、ワード同期が
確立してタイミング信号発生部８１からのタイミング信
号Ｐｔが供給されるまでフリーラン状態となるので、イ
ンタリーブのフレームの先頭ビットがＮ列のデータ信号
列のどこに入力されるのか一意に決まらず、Ｎ通りの場
合がある。よってタイミング信号発生部８１は、Ｎ個の
ワード同期部７１〜７Ｎの各々から出力されるワードパ
ルス信号Ｐ１〜ＰＮの位相関係によりインタリーブのフ
レームの先頭ビット位置を検出する。
確立してタイミング信号発生部８１からのタイミング信
号Ｐｔが供給されるまでフリーラン状態となるので、イ
ンタリーブのフレームの先頭ビットがＮ列のデータ信号
列のどこに入力されるのか一意に決まらず、Ｎ通りの場
合がある。よってタイミング信号発生部８１は、Ｎ個の
ワード同期部７１〜７Ｎの各々から出力されるワードパ
ルス信号Ｐ１〜ＰＮの位相関係によりインタリーブのフ
レームの先頭ビット位置を検出する。
【００２８】図４は、インタリーブのフレームの先頭ビ
ットが、ｉ（ｉは整数，１≦ｉ≦Ｎ）列目のワード同期
部７ｉに入力された場合の各ワードパルス信号の位相関
係の一例を示す図である。図からわかるように、先頭ビ
ットが入力されたｉ列目のワードパルス信号Ｐｉは１つ
前の列（ｉ−１）列のワードパルス信号Ｐｉ−１と比べ
て１ビット分進んだ位置に出力される。従って、この位
相関係から先頭ビットの入力されたデータ信号列を検出
できるので、最終的にデインタリーブ変換の基準となる
タイミング信号Ｐｔを発生することができる。
ットが、ｉ（ｉは整数，１≦ｉ≦Ｎ）列目のワード同期
部７ｉに入力された場合の各ワードパルス信号の位相関
係の一例を示す図である。図からわかるように、先頭ビ
ットが入力されたｉ列目のワードパルス信号Ｐｉは１つ
前の列（ｉ−１）列のワードパルス信号Ｐｉ−１と比べ
て１ビット分進んだ位置に出力される。従って、この位
相関係から先頭ビットの入力されたデータ信号列を検出
できるので、最終的にデインタリーブ変換の基準となる
タイミング信号Ｐｔを発生することができる。
【００２９】
【発明の効果】以上説明したように本発明は、インタリ
ーブのフレーム同期を確立するために、誤り訂正符号の
ワード同期を利用するので、従来のようにインタリーブ
のフレーム同期を確立するための特定なビットを用意す
る必要がなく、伝送効率を高めることができるという効
果がある。
ーブのフレーム同期を確立するために、誤り訂正符号の
ワード同期を利用するので、従来のようにインタリーブ
のフレーム同期を確立するための特定なビットを用意す
る必要がなく、伝送効率を高めることができるという効
果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示した排他的論理和部３１の動作を説明
するための図である。
するための図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】図３に示したタイミング信号発生部８１の動作
を説明するための図である。
を説明するための図である。
１ 符号化回路 ２ インタリーブ回路 ３，６ フレーム同期回路 ４ デインタリーブ回路 ５ 誤り訂正回路 ３１ 排他的論理和部 ４１〜４Ｎ，７１〜７Ｎ ワード同期部 ５１，８１ タイミング信号発生部 ６１ １／Ｎ分周部 Ｓ１ 入力信号 Ｓ２ 受信信号 Ｐｔ タイミング信号 Ｐ１〜ＰＮ ワードパルス信号
Claims (2)
- 【請求項１】 ブロック符号を用いて誤り訂正符号化
後、深さＮ（Ｎは自然数）のインタリーブが施された受
信信号を受けてフレーム同期を確立するフレーム同期回
路であって、前記受信信号からＮ通りの連続したＮビッ
トを抽出してＮビット分の排他的論理和をそれぞれ演算
しＮ列のデータ信号列として出力する排他的論理和部
と、前記Ｎ列のデータ信号列をそれぞれ受けワード同期
が確立したときにワードパルス信号をそれぞれ送出する
Ｎ個のワード同期部と、このＮ個のワード同期部からの
ワードパルス信号によりタイミング信号を生成するタイ
ミング信号発生部とを備えることを特徴とするフレーム
同期回路。 - 【請求項２】 ブロック符号を用いて誤り訂正符号化
後、深さＮ（Ｎは自然数）のインタリーブが施された受
信信号をＮ通りに１／Ｎ分周してＮ列のデータ信号列と
して出力する１／Ｎ分周部と、前記Ｎ列のデータ信号列
をそれぞれ受けワード同期が確立したときにワードパル
ス信号をそれぞれ送出するＮ個のワード同期部と、この
Ｎ個のワード同期部からのワードパルス信号の位相関係
を検知してタイミング信号を発生するタイミング信号発
生部とを備えることを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054584A JP2692481B2 (ja) | 1992-03-13 | 1992-03-13 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054584A JP2692481B2 (ja) | 1992-03-13 | 1992-03-13 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05260031A true JPH05260031A (ja) | 1993-10-08 |
| JP2692481B2 JP2692481B2 (ja) | 1997-12-17 |
Family
ID=12974760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054584A Expired - Fee Related JP2692481B2 (ja) | 1992-03-13 | 1992-03-13 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692481B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627241A (ja) * | 1985-07-03 | 1987-01-14 | Nec Corp | 特定パタン信号の検出回路 |
| JPS63222532A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | 同期多重化方式 |
-
1992
- 1992-03-13 JP JP4054584A patent/JP2692481B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627241A (ja) * | 1985-07-03 | 1987-01-14 | Nec Corp | 特定パタン信号の検出回路 |
| JPS63222532A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | 同期多重化方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692481B2 (ja) | 1997-12-17 |
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Legal Events
| Date | Code | Title | Description |
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