JPH05259189A - 化合物半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】化合物半導体基板に形成する複数のＭＥＳＦＥ
Ｔ個々でのソース電極・ドレイン電極間の離間間隔を大
小異ならせるよう設計する場合にも、それぞれゲート電
極を再現性よく形成できるようにすること。 【構成】ソース電極３とドレイン電極４によって化合物
半導体基板１表面が凸凹にならないように、基板１上の
ソース電極３，ドレイン電極４以外の部位に絶縁膜２を
形成してほぼ面一にならすことで、そこにゲート電極形
成用マスクとなるフォトレジストＣを均一な膜厚に塗布
できるようにしている。フォトレジストＣの膜厚を均一
にできれば、フォトレジストＣの窓開けが必ず完全に行
えるようになって、従来のようにフォトレジストＣが残
らずに済むから、残余のフォトレジストによる後工程へ
の悪影響の発生を回避できるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＭＥＳＦＥＴな
どの化合物半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来のＭＥＳＦＥＴの製造方法を図３に
基づいて説明する。

【０００３】 ＧａＡｓやＩｎＰなどの化合物半導体
基板５０の表面において適当に区切られる複数（図では
二つ）の領域に、所定間隔離れた二つ一組のソース電極
５１，ドレイン電極５２を形成する〔図３（ａ）参
照〕。このソース電極５１，ドレイン電極５２は、化合
物半導体基板５０の表面の全面に三層の導電膜（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）を蒸着技術でもって順次積層し、それ
らをフォトリソグラフィ技術でもってパターニングする
ことにより、得られる。

【０００４】 図３（ｂ）に示すように、全面的にポ
ジ型のフォトレジスト６０を塗布する。このフォトレジ
スト６０を図示しないマスクを用いて露光し、現像する
ことにより、図３（ｃ）に示すように、化合物半導体基
板５０において二組のソース電極５１とドレイン電極５
２との間のゲート電極形成予定位置の上に存在するフォ
トレジスト６０に、それぞれ所定大きさの窓６１，６２
が開けられる。なお、正常な場合、この窓６１，６２か
ら化合物半導体基板５０の表面が露出するのであるが、
図面には右側の窓６２の底にフォトレジスト６０が残っ
た異常な状態を示している。

【０００５】 図３（ｄ）に示すように、全面的に三
層の導電膜（Ｔｉ／Ｐｔ／Ａｕ）６３を蒸着技術でもっ
て順次積層する。

【０００６】 図３（ｅ）に示すように、リフトオフ
法により、総てのフォトレジスト６０およびその上層の
導電膜６３を同時に剥離する。これにより、窓６１内の
導電膜６３が残り、この残った導電膜６３がゲート電極
５３となる。

【０００７】なお、図３（ａ）〜（ｅ）では、ゲート電
極５３が左半分にのみ正常に形成されて、右半分に形成
されなかった例を示している。

【０００８】

【発明が解決しようとする課題】ところで、上記従来例
では、化合物半導体基板５０に形成する複数のＭＥＳＦ
ＥＴ個々でのソース電極５１とドレイン電極５２との間
の離間間隔を大小異ならせるよう設計する場合におい
て、次のような問題が生じる。

【０００９】すなわち、例えば、図３（ａ）に示すよう
に、左半分のＭＥＳＦＥＴ領域におけるソース電極５１
とドレイン電極５２との間の離間間隔ｈ３よりも、右半
分のＭＥＳＦＥＴ領域における離間間隔ｈ４を小さく設
定した場合において、図３（ｂ）に示すように、ゲート
電極形成用マスクとするフォトレジスト６０を塗布する
と、右半分でのソース・ドレイン電極５１，５２間にお
けるフォトレジスト６０の膜厚が、必要以上に厚くなっ
てしまう。

【００１０】こうなると、このフォトレジスト６０を窓
開けするときに、右半分でのソース・ドレイン電極５
１，５２間のゲート電極形成予定位置に存在するフォト
レジスト６０が完全に除去されずに残ることになる。そ
のため、この後、図３（ｄ）に示すように、ゲート電極
５３とする導電膜６３を蒸着しても、この導電膜６３を
右半分でのゲート電極形成予定位置の化合物半導体基板
５０上に直接形成できないため、後のリフトオフ処理を
行うと、ゲート電極５３となるはずの導電膜６３が除去
されてしまう。このような理由により、図３の例では右
半分でのソース・ドレイン電極５１，５２間にゲート電
極５３を作ることが困難になっている。

【００１１】本発明は、このような課題を解決するため
に創案されたもので、化合物半導体基板に形成する複数
のＭＥＳＦＥＴ個々でのソース電極・ドレイン電極間の
離間間隔を大小異ならせるよう設計する場合にも、それ
ぞれゲート電極を再現性よく形成できるようにすること
を目的とする。

【００１２】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、次のような構成をとる。

【００１３】本発明の化合物半導体装置の製造方法は、
化合物半導体基板の表面に絶縁膜を形成するとともに、
この絶縁膜の所定部分に、化合物半導体基板の表面が露
出するように二つ一組の導電膜形成用孔を複数組形成す
る第１工程と、この第１工程での導電膜形成用孔それぞ
れに導電膜を埋め込むことにより、この導電膜と前記絶
縁膜との表面をほぼ面一にする第２工程と、各組での二
つの導電膜の間に存在する絶縁膜に、化合物半導体基板
の表面が露出するように導電膜形成用孔を形成する第３
工程と、この第３工程での導電膜形成用孔それぞれに導
電膜を埋め込む第４工程とを含むことに特徴を有する。

【００１４】この化合物半導体装置をＭＥＳＦＥＴとす
る場合、前記第２工程での二つ一組の導電膜が、ソース
電極、ドレイン電極となり、前記第４工程での導電膜
が、ゲート電極となる。

【００１５】

【作用】本発明方法では、主として、化合物半導体基板
の表面に二つ一組の導電膜と絶縁膜とを形成してそれら
の表面をほぼ面一にならすことに特徴がある。こうして
いれば、後の工程でもって、前述の絶縁膜に孔開けする
場合のマスクとするフォトレジストを、前記導電膜と絶
縁膜の上に均一な膜厚に塗布できるようになる。これ
は、前記フォトレジストの窓開けが完全に行えることを
意味しており、従来のようにフォトレジストが残るとい
う事態が起こらなくなる。

【００１６】本発明方法をＭＥＳＦＥＴの製造方法とし
て適用した場合、二つ一組のソース電極とドレイン電極
によって化合物半導体基板の表面が凸凹にならないよう
に、該基板上のソース電極，ドレイン電極以外の部位に
絶縁膜を形成することでほぼ面一にできるようになる。
これにより、それらの上にゲート電極形成用マスクとな
るフォトレジストを均一な膜厚に塗布できるようになる
ので、フォトレジストの窓開けが必ず完全に行えるよう
になって、後工程で化合物半導体基板上にゲート電極を
確実に形成できるようになる。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１８】本実施例では、化合物半導体装置をＭＥＳ
ＦＥＴとした場合を例に挙げ、その製造方法の一例を図
１および図２に基づいて説明する。図には、二つのＭＥ
ＳＦＥＴを示しており、左半分のＭＥＳＦＥＴにおける
ソース電極３とドレイン電極４との間の離間間隔ｈ１よ
りも、右半分のＭＥＳＦＥＴにおける離間間隔ｈ２を小
さく設定する場合を挙げている。

【００１９】 図１（ａ）に示すように、ＧａＡｓや
ＩｎＰなどの化合物半導体基板１の表面全面に、例えば
ＳｉＮやＳｉＯ₂ などの絶縁膜２を積層するとともに、
この絶縁膜２上の全面にポジ型のフォトレジストＡを塗
布する。

【００２０】 フォトレジストＡを、図示しないマス
クを用いて露光し、現像することにより、図１（ｂ）に
示すように、ソース電極３およびドレイン電極４の形成
予定位置に窓Ａ１，Ａ２を開ける。

【００２１】 このフォトレジストＡをマスクとし
て、絶縁膜２をドライエッチングによりパターニングす
る。これにより、図１（ｃ）に示すように、絶縁膜２に
ソース電極およびドレイン電極用のコンタクトホール２
ａ，２ｂが形成されて、そこから化合物半導体基板１の
表面が露出する。このコンタクトホール２ａ，２ｂが、
請求項に記載の第１工程での導電膜形成用孔に相当す
る。

【００２２】 全面的に三層の導電膜（ＡｕＧｅ／Ｎ
ｉ／Ａｕ）Ｂを蒸着技術により順次積層する。このと
き、導電膜Ｂは、図１（ｄ）に示すように、フォトレジ
ストＡの上に積層されるとともに、コンタクトホール２
ａ，２ｂ内に埋め込まれる。

【００２３】 アセトンリフトオフ法により、フォト
レジストＡおよびその上層の導電膜Ｂを同時に剥離す
る。これにより、図１（ｅ）に示すように、ソース電極
およびドレイン電極用のコンタクトホール２ａ，２ｂ内
の導電膜Ｂのみが残る。この残った導電膜Ｂがソース電
極３とドレイン電極４となる。この状態では、残った導
電膜Ｂと絶縁膜２とはほぼ同一膜厚に設定されていて、
それらの表面がほぼ面一になっている。ここで、熱処理
することによりソース電極３とドレイン電極４を合金化
する。

【００２４】 図２（ａ）に示すように、全面的にフ
ォトレジストＣを塗布する。このフォトレジストＣを、
図示しないマスクを用いて露光し、現像することによ
り、図２（ｂ）に示すように、二つ一組のソース電極３
とドレイン電極４との各間のゲート電極形成予定位置に
窓Ｃ１，Ｃ２を開ける。この窓Ｃ１，Ｃ２から絶縁膜２
の一部が露出する。

【００２５】 このフォトレジストＣをマスクとし
て、絶縁膜２をドライエッチングする。これにより、図
２（ｃ）に示すように、フォトレジストＣの窓Ｃ１，Ｃ
２から露出する絶縁膜２が除去されて、そこにゲート電
極形成用のコンタクトホール２ｃ，２ｃが形成される。
そこから化合物半導体基板１の表面が露出する。このコ
ンタクトホール２ｃ，２ｃが、請求項に記載の第３工程
での導電膜形成用孔に相当する。

【００２６】 全面的に三層の導電膜（Ｔｉ／Ｐｔ／
Ａｕ）Ｄを蒸着技術により順次積層する。これにより、
導電膜Ｄは、図２（ｄ）に示すように、フォトレジスト
Ｃの上に積層されるとともに、コンタクトホール２ｃ内
に埋め込まれる。

【００２７】 アセトンリフトオフ法でもって、フォ
トレジストＣおよびその上層の導電膜Ｄを同時に剥離す
る。これにより、図２（ｅ）に示すように、コンタクト
ホール２ｃ，２ｃ内の導電膜Ｄのみが残る。この残った
導電膜Ｄがゲート電極５，５となる。この状態では、絶
縁膜２、ソース電極３、ドレイン電極４、ゲート電極５
がほぼ同一膜厚に設定されていて、それらの表面が平坦
になっている。ここで、熱処理することによりゲート電
極５を合金化する。この後、図示しないが、それらの表
面に保護膜などが被覆される。

【００２８】このように、本実施例では、ゲート電極５
を形成する前段階において、化合物半導体基板１の表面
上がソース電極３およびドレイン電極４により凸凹にな
らないように、化合物半導体基板１上でソース電極３，
ドレイン電極４以外の部位に絶縁膜２を形成することで
化合物半導体基板１の上方面をほぼ面一にならしてい
る。こうすれば、この後で、平坦な部分の表面にゲート
電極形成用マスクとなるフォトレジストＣを一定膜厚で
平坦に形成できるようになり、したがって、たとえ、各
組でのソース電極３とドレイン電極４との間の離間間隔
を大小ばらばらに設定していたとしても、それが、フォ
トレジストＣにゲート電極形成用の窓Ｃ１，Ｃ２を開け
るときの悪影響として何ら関与せずに済むことになる。
このため、フォトレジストＣの現像時に、従来のように
窓開けが不完全にならずに済んでフォトレジストＣが部
分的に残らなくなるので、必ず、ゲート電極５を再現性
良く形成できるようになる。

【００２９】なお、上記実施例では、ＭＥＳＦＥＴの製
造方法に適用した例に挙げているが、本発明はそれのみ
に限定されない。本発明は、要するに、同一基板上に二
つ一組の導電膜を複数組作る場合でかつ各組の導電膜間
の離間間隔を不規則とするような場合において、前記離
間間隔内に他の導電膜を形成する方法として有効なもの
である。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
化合物半導体基板の表面に二つ一組の導電膜と絶縁膜と
を形成してそれらの表面をほぼ面一にならすことによ
り、後の工程でもって、前述の絶縁膜に窓開けする場合
のマスクとするフォトレジストを、前記導電膜と絶縁膜
の上に均一な膜厚に塗布できるようにしたから、前記フ
ォトレジストの窓開けを完全に行うことができるように
なり、従来のようにフォトレジストが残るという事態が
起こらなくなる。

【００３１】本発明の製造方法を例えばＭＥＳＦＥＴの
製造に適用した場合、ソース電極とドレイン電極によっ
て化合物半導体基板の表面が凸凹にならないように、該
基板上のソース電極，ドレイン電極以外の部位に絶縁膜
を形成することでほぼ面一にできるようになるので、そ
れらの上にゲート電極形成用マスクとなるフォトレジス
トを均一な膜厚に塗布できるようになり、フォトレジス
トの窓開けを必ず完全に行うことができる。したがっ
て、たとえ、各組でのソース電極とドレイン電極との間
の離間間隔を大小ばらばらに設定していたとしても、前
述のフォトレジストの膜厚が従来のように必要以上に厚
くなるといったことが起こらないので、フォトレジスト
の現像時の窓開けが従来のように不完全にならずに済ん
でフォトレジストが部分的に残らなくなり、必ず、ゲー
ト電極を再現性良く形成できるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例のＭＥＳＦＥＴの製造方法
で、ソース電極およびドレイン電極を形成するまでのプ
ロセスを示す断面図。

【図２】図１の続きで、ゲート電極を形成するまでのプ
ロセスを示す断面図。

【図３】従来のＭＥＳＦＥＴの製造方法を示す断面図。

【符号の説明】

１ 化合物半導体基板 ２ 絶縁膜 ２ａ〜２ｃ コンタクトホール ３ ソース電
極 ４ ドレイン電極 ５ ゲート電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】 化合物半導体基板の表面に絶縁膜を形成
   するとともに、この絶縁膜の所定部分に、化合物半導体
   基板の表面が露出するように二つ一組の導電膜形成用孔
   を複数組形成する第１工程と、 この第１工程での導電膜形成用孔それぞれに導電膜を埋
   め込むことにより、この導電膜と前記絶縁膜との表面を
   ほぼ面一にする第２工程と、 各組での二つの導電膜の間に存在する絶縁膜に、化合物
   半導体基板の表面が露出するように導電膜形成用孔を形
   成する第３工程と、 この第３工程での導電膜形成用孔それぞれに導電膜を埋
   め込む第４工程と、 を含む、ことを特徴とする化合物半導体装置の製造方
   法。
2. 【請求項２】 請求項１に記載の化合物半導体装置の製
   造方法において、前記第２工程での二つ一組の導電膜を
   ＭＥＳＦＥＴのソース電極、ドレイン電極とし、前記第
   ４工程での導電膜をＭＥＳＦＥＴのゲート電極とする、
   ことを特徴とする化合物半導体装置の製造方法。
3. 【請求項３】 請求項１に記載の化合物半導体装置の製
   造方法において、前記第１工程および第３工程での導電
   膜形成用孔を、フォトリソグラフィ技術により得られる
   フォトレジストマスクを用いて絶縁膜をエッチングする
   ことにより形成する、ことを特徴とする化合物半導体装
   置の製造方法。