JPH05259073A - ヘテロ接合半導体装置とその製造方法 - Google Patents
ヘテロ接合半導体装置とその製造方法Info
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- JPH05259073A JPH05259073A JP5512292A JP5512292A JPH05259073A JP H05259073 A JPH05259073 A JP H05259073A JP 5512292 A JP5512292 A JP 5512292A JP 5512292 A JP5512292 A JP 5512292A JP H05259073 A JPH05259073 A JP H05259073A
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Abstract
(57)【要約】
【目的】 相互間不純物汚染が問題となるヘテロ整合を
含む半導体装置の製造方法に関し、高純度のヘテロ接合
を有するヘテロ接合半導体装置の製造方法を提供するこ
とを目的とする。 【構成】 単結晶下地上に該下地と組成を異にする半導
体層を堆積する場合、該下地および該半導体層ならびに
該下地と該半導体層の双方の構成元素から形成されうる
全ての化合物よりも凝集エネルギの高い物質の超薄膜
を、該単結晶下地上に堆積する第１の工程と、該超薄膜
の上に前記半導体層を堆積して積層構造を形成する第２
の工程と、真空下で該積層構造を所定温度に加熱し、該
単結晶下地および該超薄膜からの構成元素の固相拡散を
防止しつつ前記第２の工程中に該半導体層内に混入した
不純物をアニールアウトする第３の工程を含むように構
成する。
含む半導体装置の製造方法に関し、高純度のヘテロ接合
を有するヘテロ接合半導体装置の製造方法を提供するこ
とを目的とする。 【構成】 単結晶下地上に該下地と組成を異にする半導
体層を堆積する場合、該下地および該半導体層ならびに
該下地と該半導体層の双方の構成元素から形成されうる
全ての化合物よりも凝集エネルギの高い物質の超薄膜
を、該単結晶下地上に堆積する第１の工程と、該超薄膜
の上に前記半導体層を堆積して積層構造を形成する第２
の工程と、真空下で該積層構造を所定温度に加熱し、該
単結晶下地および該超薄膜からの構成元素の固相拡散を
防止しつつ前記第２の工程中に該半導体層内に混入した
不純物をアニールアウトする第３の工程を含むように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に関し、特に、相互間不純物汚染が問題となるヘテロ
整合を含む半導体装置とその製造方法に関する。
法に関し、特に、相互間不純物汚染が問題となるヘテロ
整合を含む半導体装置とその製造方法に関する。
【０００２】近年、結晶成長技術の進展に伴い、半導体
レーザやＬＥＤ、高電子移動度トランジスタ（ＨＥＭ
Ｔ）、ヘテロバイポーラトランジスタ（ＨＢＴ）、ホッ
トエレクトロントランジスタ（ＨＥＴ）などヘテロ接合
界面に形成されるエネルギ帯不連続を利用した各種素子
や絶縁基板上のＳｉ層（ＳＯＩ）など素子間分離に利用
する目的で、比較的良質なヘテロ接合構造を得ることが
可能となってきた。
レーザやＬＥＤ、高電子移動度トランジスタ（ＨＥＭ
Ｔ）、ヘテロバイポーラトランジスタ（ＨＢＴ）、ホッ
トエレクトロントランジスタ（ＨＥＴ）などヘテロ接合
界面に形成されるエネルギ帯不連続を利用した各種素子
や絶縁基板上のＳｉ層（ＳＯＩ）など素子間分離に利用
する目的で、比較的良質なヘテロ接合構造を得ることが
可能となってきた。
【０００３】
【従来の技術】実用化されている、あるいは実用化間近
かなヘテロ接合構造においては、ヘテロ接合界面領域に
発生する格子不整合転位の抑制が相当程度達成されてお
り、ヘテロ接合付近の領域を荷電キャリアが走行して
も、格子欠陥を介しての再結合は充分低いレベルに制御
されている。
かなヘテロ接合構造においては、ヘテロ接合界面領域に
発生する格子不整合転位の抑制が相当程度達成されてお
り、ヘテロ接合付近の領域を荷電キャリアが走行して
も、格子欠陥を介しての再結合は充分低いレベルに制御
されている。
【０００４】しかし、特別な注意を払って製造する単分
子超格子構造のような極薄ヘテロ接合の場合を除いて、
通常ヘテロ接合の界面の数原子層は製造過程において生
じる成分の相互拡散やオートドーピングによって相互汚
染されている。
子超格子構造のような極薄ヘテロ接合の場合を除いて、
通常ヘテロ接合の界面の数原子層は製造過程において生
じる成分の相互拡散やオートドーピングによって相互汚
染されている。
【０００５】したがって、上記した実用化ヘテロ結合構
造は、同族元素（単体あるいは化合物）の間で形成され
ることが多い。たとえば、ＧａＡｓ／ＧａＡｌＡｓ、Ｉ
ｎＰ／ＩｎＧａＡｓＰ、ＩｎＰ／ＩｎＧａＡｓなどのＩ
ＩＩ−Ｖ族化合物間、あるいはＳｉ／ＧなどのＩＶ族元
素半導体間、またＺｎＳｅ／ＺｎＳＳｅなどのＩＩ−Ｖ
Ｉ族化合物間である。
造は、同族元素（単体あるいは化合物）の間で形成され
ることが多い。たとえば、ＧａＡｓ／ＧａＡｌＡｓ、Ｉ
ｎＰ／ＩｎＧａＡｓＰ、ＩｎＰ／ＩｎＧａＡｓなどのＩ
ＩＩ−Ｖ族化合物間、あるいはＳｉ／ＧなどのＩＶ族元
素半導体間、またＺｎＳｅ／ＺｎＳＳｅなどのＩＩ−Ｖ
Ｉ族化合物間である。
【０００６】同族元素間では、相互に混入した構成元素
は、電気的に活性な不純物として作用しないので、好都
合である。かえって界面の歪応力をやわらげる作用があ
る。ＳＯＩなどの場合は、Ｓｉ活性層の下にバッファ層
を堆積させてこの領域で不純物汚染をくいとめる工夫も
されている。
は、電気的に活性な不純物として作用しないので、好都
合である。かえって界面の歪応力をやわらげる作用があ
る。ＳＯＩなどの場合は、Ｓｉ活性層の下にバッファ層
を堆積させてこの領域で不純物汚染をくいとめる工夫も
されている。
【０００７】しかし、最近光電子集積回路（ＯＥＩＣ）
の検討などに伴ってＩＶ族元素半導体とＩＩＩ−Ｖ族化
合物半導体の組み合わせ、たとえばＳｉ／ＧａＡｓなど
のヘテロ接合構造が研究されている。このような組合わ
せにおいては、相手方に混入した半導体構成元素は、電
気的に活性な非意図的不純物となる。
の検討などに伴ってＩＶ族元素半導体とＩＩＩ−Ｖ族化
合物半導体の組み合わせ、たとえばＳｉ／ＧａＡｓなど
のヘテロ接合構造が研究されている。このような組合わ
せにおいては、相手方に混入した半導体構成元素は、電
気的に活性な非意図的不純物となる。
【０００８】したがって、拡散やオートドーピングによ
る相互汚染を避けるために、従来は低温成長でバッファ
層を堆積した後高温成長で活性層を堆積する２段階成長
などを行なっていた。
る相互汚染を避けるために、従来は低温成長でバッファ
層を堆積した後高温成長で活性層を堆積する２段階成長
などを行なっていた。
【０００９】
【発明が解決しようとする課題】拡散やオートドーピン
グを防止するための前記２段階成長においては、ヘテロ
接合は基板結晶とバッファ層の界面に形成される。した
がって、ＳＯＩなどヘテロ接合の電気的特性を利用しな
いヘテロ接合構造の場合を除き、この方法はヘテロ接合
機能素子の製造には利用できない。
グを防止するための前記２段階成長においては、ヘテロ
接合は基板結晶とバッファ層の界面に形成される。した
がって、ＳＯＩなどヘテロ接合の電気的特性を利用しな
いヘテロ接合構造の場合を除き、この方法はヘテロ接合
機能素子の製造には利用できない。
【００１０】拡散やオートドーピングを避ける別の方法
として上述した単分子層形成法の場合は、低温で１分子
層分だけの原料ガスを基板上に供給して堆積後、いった
ん真空排気する工程が含まれる。このため、所望の活性
層が相当の厚みを有する場合には製造時間が非常に長く
なる。
として上述した単分子層形成法の場合は、低温で１分子
層分だけの原料ガスを基板上に供給して堆積後、いった
ん真空排気する工程が含まれる。このため、所望の活性
層が相当の厚みを有する場合には製造時間が非常に長く
なる。
【００１１】本発明の目的は、高純度のヘテロ接合を有
するヘテロ接合半導体装置の製造方法を提供することで
ある。本発明の他の目的は、固相拡散の起きにくい構造
のヘテロ接合を有するヘテロ接合半導体装置を提供する
ことである。
するヘテロ接合半導体装置の製造方法を提供することで
ある。本発明の他の目的は、固相拡散の起きにくい構造
のヘテロ接合を有するヘテロ接合半導体装置を提供する
ことである。
【００１２】
【課題を解決するための手段】本発明のヘテロ接合半導
体装置の製造方法は、単結晶下地上に該下地と組成を異
にする半導体層を堆積する場合、該下地および該半導体
層ならびに該下地と該半導体層の双方の構成元素から形
成されうる全ての化合物よりも凝集エネルギの高い物質
の超薄膜を、該単結晶下地上に堆積する第１の工程と、
該超薄膜の上に前記半導体層を堆積して積層構造を形成
する第２の工程と、真空下で該積層構造を所定温度に加
熱し、該単結晶下地および該超薄膜からの構成元素の固
相拡散を防止しつつ前記第２の工程中に該半導体層２内
に混入した不純物をアニールアウトする第３の工程を含
む。
体装置の製造方法は、単結晶下地上に該下地と組成を異
にする半導体層を堆積する場合、該下地および該半導体
層ならびに該下地と該半導体層の双方の構成元素から形
成されうる全ての化合物よりも凝集エネルギの高い物質
の超薄膜を、該単結晶下地上に堆積する第１の工程と、
該超薄膜の上に前記半導体層を堆積して積層構造を形成
する第２の工程と、真空下で該積層構造を所定温度に加
熱し、該単結晶下地および該超薄膜からの構成元素の固
相拡散を防止しつつ前記第２の工程中に該半導体層２内
に混入した不純物をアニールアウトする第３の工程を含
む。
【００１３】
【作用】下地の上に、凝集エネルギの高い物質の超薄膜
を成長してから半導体層を形成するため、下地と半導体
層の間の固相拡散が防止される。
を成長してから半導体層を形成するため、下地と半導体
層の間の固相拡散が防止される。
【００１４】また、積層構造形成後、所定温度に加熱す
ることにより、雰囲気中等より半導体層に混入された不
純物があっても、その不純物をアニールアウトすること
ができる。容易に蒸発して雰囲気中に混入し易い不純物
は、また容易に蒸発して逃散し易い場合が多いからであ
る。このようにして、清浄度の低い雰囲気を用いても、
比較的高純度の半導体層を形成することができる。
ることにより、雰囲気中等より半導体層に混入された不
純物があっても、その不純物をアニールアウトすること
ができる。容易に蒸発して雰囲気中に混入し易い不純物
は、また容易に蒸発して逃散し易い場合が多いからであ
る。このようにして、清浄度の低い雰囲気を用いても、
比較的高純度の半導体層を形成することができる。
【００１５】
【実施例】図１は、本発明の基本実施例を示す。図１
（Ａ）において、単結晶基板１は適当に不純物ドープさ
れた半導体単結晶であり、真空排気系（図示せず）を有
する結晶成長装置内の所定位置にある基板加熱装置５上
に載置されている。典型的には単結晶基板１は所定不純
物濃度の層を表面的に形成したエピタキシャル基板であ
る。
（Ａ）において、単結晶基板１は適当に不純物ドープさ
れた半導体単結晶であり、真空排気系（図示せず）を有
する結晶成長装置内の所定位置にある基板加熱装置５上
に載置されている。典型的には単結晶基板１は所定不純
物濃度の層を表面的に形成したエピタキシャル基板であ
る。
【００１６】この単結晶基板１上に高純度状態でデバイ
スに使用すべき半導体層２を堆積させる場合、まず当該
基板１および半導体層２ならびに基板１と半導体層２の
双方の構成元素から形成される全ての化合物よりも凝集
エネルギの高い物質の超薄膜３を、単結晶基板１上に堆
積する第１の工程と、超薄膜３の上に目的とする半導体
層２を堆積する第２の工程を連続的に行なう。
スに使用すべき半導体層２を堆積させる場合、まず当該
基板１および半導体層２ならびに基板１と半導体層２の
双方の構成元素から形成される全ての化合物よりも凝集
エネルギの高い物質の超薄膜３を、単結晶基板１上に堆
積する第１の工程と、超薄膜３の上に目的とする半導体
層２を堆積する第２の工程を連続的に行なう。
【００１７】この結果、半導体層２中には単結晶１予熱
中に蒸発した構成元素等が不純物原子４として混入す
る。しかし、超薄膜３の凝集エネルギがもっとも大きい
ので、超薄膜３中に不純物がドープされる確率は低い。
中に蒸発した構成元素等が不純物原子４として混入す
る。しかし、超薄膜３の凝集エネルギがもっとも大きい
ので、超薄膜３中に不純物がドープされる確率は低い。
【００１８】次に、図１（Ｂ）において、結晶成長装置
をいったん真空排気後、第３の工程として基板加熱装置
５の温度を所定の高温まで上げてこの積層半導体を当該
温度に保持する。この所定温度は単結晶基板１と超薄膜
３のヘテロ接合界面安定性、超薄膜３と半導体層２のヘ
テロ接合界面安定性、および半導体層２から不純物分子
４が再蒸発するための適温を考慮して決められる。
をいったん真空排気後、第３の工程として基板加熱装置
５の温度を所定の高温まで上げてこの積層半導体を当該
温度に保持する。この所定温度は単結晶基板１と超薄膜
３のヘテロ接合界面安定性、超薄膜３と半導体層２のヘ
テロ接合界面安定性、および半導体層２から不純物分子
４が再蒸発するための適温を考慮して決められる。
【００１９】この工程中、超薄膜３はもっとも大きな凝
集エネルギを有するので、単結晶基板１からその構成元
素が超薄膜３中を経て半導体層２へ固相拡散するのを防
止する。また、半導体層２の構成元素が超薄膜３を経て
単結晶基板１中へ拡散することも効果的に抑止される。
集エネルギを有するので、単結晶基板１からその構成元
素が超薄膜３中を経て半導体層２へ固相拡散するのを防
止する。また、半導体層２の構成元素が超薄膜３を経て
単結晶基板１中へ拡散することも効果的に抑止される。
【００２０】当該第３の工程によって、いったん半導体
層２中に混入した非意図的不純物は、容易に真空中へア
ニールアウトされる。この結果、同一の結晶成長装置内
で結晶を外部へ取り出すことなく、高純度半導体層が簡
便に得られる。
層２中に混入した非意図的不純物は、容易に真空中へア
ニールアウトされる。この結果、同一の結晶成長装置内
で結晶を外部へ取り出すことなく、高純度半導体層が簡
便に得られる。
【００２１】単結晶基板１および超薄膜３を、共に半導
体層２と同じ結晶構造を有するそれぞれ別の半導体でエ
ピタキシャル形成すれば、超薄膜３の存在によって前記
第３の工程（アニーリング）で相互拡散が抑制されつつ
ヘテロ接合界面の原子再配列が行なわれる。このため
に、半導体層２の高純度化と共にヘテロ接合界面の高品
位化が行なわれる。
体層２と同じ結晶構造を有するそれぞれ別の半導体でエ
ピタキシャル形成すれば、超薄膜３の存在によって前記
第３の工程（アニーリング）で相互拡散が抑制されつつ
ヘテロ接合界面の原子再配列が行なわれる。このため
に、半導体層２の高純度化と共にヘテロ接合界面の高品
位化が行なわれる。
【００２２】以上の説明では、超薄膜３の性質を凝集エ
ネルギ（ｃｏｈｅｓｉｖｅ ｅｎｅｒｇｙ； ｃｏｈｅ
ｓｉｖｅ ｆｏｒｃｅ）で表してきたが、半導体ヘテロ
接合結晶においては、これを結晶の格子エネルギ（また
は結晶の離散エネルギ）Ｖに置きかえることができる。
一般に、共有性化合物ＡＢの原子間距離（ＡとＢの距
離）ａを用いると、 Ｖ＝２｛（Ｖｈ2 ）2 ＋（Ｖｈ3 ）2 ｝1/2 −（ΔＺ／２）Ｖｈ3 ……（１） ここで、Ｖｈ3 、Ｖｈ2 はそれぞれ以下のように表せ
る。
ネルギ（ｃｏｈｅｓｉｖｅ ｅｎｅｒｇｙ； ｃｏｈｅ
ｓｉｖｅ ｆｏｒｃｅ）で表してきたが、半導体ヘテロ
接合結晶においては、これを結晶の格子エネルギ（また
は結晶の離散エネルギ）Ｖに置きかえることができる。
一般に、共有性化合物ＡＢの原子間距離（ＡとＢの距
離）ａを用いると、 Ｖ＝２｛（Ｖｈ2 ）2 ＋（Ｖｈ3 ）2 ｝1/2 −（ΔＺ／２）Ｖｈ3 ……（１） ここで、Ｖｈ3 、Ｖｈ2 はそれぞれ以下のように表せ
る。
【００２３】 Ｖｈ3 ＝εｈ(B) −εｈ(a) ／２ ：極性エネルギ、ε
ｈは混成エネルギ Ｖｈ2 ＝（３３．３）１／ａ2 ：混成共有エネル
ギ、ａは原子Ａの半径 ｄA と原子Ｂの半径ｄB の和 ΔＺ ：電子数の差 ｜ＺA −ＺB ｜ と表すことができる。
ｈは混成エネルギ Ｖｈ2 ＝（３３．３）１／ａ2 ：混成共有エネル
ギ、ａは原子Ａの半径 ｄA と原子Ｂの半径ｄB の和 ΔＺ ：電子数の差 ｜ＺA −ＺB ｜ と表すことができる。
【００２４】そのため、同種の結晶構造を有する異なる
化合物ＡＢにおいては、原子間距離ａ、または格子定数
ａ0 が増加する程、Ｖは小さくなる。換言すれば、同種
の結晶構造をもてば、凝集エネルギのもっとも大きな物
質は格子定数のもっとも小さな結晶材料である。
化合物ＡＢにおいては、原子間距離ａ、または格子定数
ａ0 が増加する程、Ｖは小さくなる。換言すれば、同種
の結晶構造をもてば、凝集エネルギのもっとも大きな物
質は格子定数のもっとも小さな結晶材料である。
【００２５】そのため、ＩＶ族半導体またはＩＩＩ−Ｖ
族半導体のダイアモンド構造または、閃亜鉛鉱型構造の
半導体間ヘテロ接合においては、単結晶基板１と半導体
層２に対して超薄膜３の物質を格子定数ａ0 を参考にし
て選定すればよい。
族半導体のダイアモンド構造または、閃亜鉛鉱型構造の
半導体間ヘテロ接合においては、単結晶基板１と半導体
層２に対して超薄膜３の物質を格子定数ａ0 を参考にし
て選定すればよい。
【００２６】格子定数ａ0 の異なる基板１上に堆積させ
た結晶が、エピタキシャルに成長しているか否かは、Ｍ
ＢＥ成長法などを用いればＲＨＥＥＤパターンによって
その場観察できる。
た結晶が、エピタキシャルに成長しているか否かは、Ｍ
ＢＥ成長法などを用いればＲＨＥＥＤパターンによって
その場観察できる。
【００２７】以下、本発明を具体的実施例に基づき、よ
り詳細に説明する。図２は、真空排気系（図示せず）を
備えたＭＢＥ結晶成長装置の成長室（図示せず）内の所
定位置に設けられた結晶および基板ホルダ７の状態を示
す断面図である。
り詳細に説明する。図２は、真空排気系（図示せず）を
備えたＭＢＥ結晶成長装置の成長室（図示せず）内の所
定位置に設けられた結晶および基板ホルダ７の状態を示
す断面図である。
【００２８】基板ホルダ７に適当な金属、たとえばＩｎ
からなる接着剤１８によって半絶縁性ＧａＡｓ単結晶基
板１９を接着する。これを成長室の基板加熱装置（図示
せず）の上に載置する。
からなる接着剤１８によって半絶縁性ＧａＡｓ単結晶基
板１９を接着する。これを成長室の基板加熱装置（図示
せず）の上に載置する。
【００２９】成長室を真空排気後、基板加熱装置を昇温
して一定時間所定の高温に半絶縁性ＧａＡｓ基板１９を
保持する。この予備加熱によって基板１９表面に形成さ
れていた自然酸化膜（図示せず）を除去する。
して一定時間所定の高温に半絶縁性ＧａＡｓ基板１９を
保持する。この予備加熱によって基板１９表面に形成さ
れていた自然酸化膜（図示せず）を除去する。
【００３０】次に、基板１９を５８０℃に保持し、この
上にＢｅをドープしたＧａＡｓエピタキシャル層１０を
厚さ約７００Åに成長させた。この時、ＭＢＥ成長室内
の砒素圧は、約１×１０-6Ｔｏｒｒであった。
上にＢｅをドープしたＧａＡｓエピタキシャル層１０を
厚さ約７００Åに成長させた。この時、ＭＢＥ成長室内
の砒素圧は、約１×１０-6Ｔｏｒｒであった。
【００３１】次に、成長室内をいったん真空排気後、第
１の工程としてＢｅドープＧａＡｓエピタキシャル層１
０の上に厚さ約１０Å（２〜３原子層）のアンドープＳ
ｉ超薄膜層１１を４５０℃でＭＢＥ成長させる。この
時、ＧａＡｓエピタキシャル層１０とＳｉ超薄膜層１１
のヘテロ接合界面は平坦であり、Ｓｉは歪エピタキシャ
ル層となっている。
１の工程としてＢｅドープＧａＡｓエピタキシャル層１
０の上に厚さ約１０Å（２〜３原子層）のアンドープＳ
ｉ超薄膜層１１を４５０℃でＭＢＥ成長させる。この
時、ＧａＡｓエピタキシャル層１０とＳｉ超薄膜層１１
のヘテロ接合界面は平坦であり、Ｓｉは歪エピタキシャ
ル層となっている。
【００３２】次に、成長室内をいったん真空排気後、第
２の工程として、アンドープＳｉ超薄膜層１１の上に厚
さ約４００ÅのアンドープＧｅ層１２を約３００℃でＭ
ＢＥ成長させる。この時、成長室壁に一旦被着していた
砒素原子１３が非意図的不純物としてＧｅ層１２内に約
１×１０18ｃｍ-3オートドープされる。Ｇｅ中のＡｓは
ドナ不純物として働くので好ましくない。
２の工程として、アンドープＳｉ超薄膜層１１の上に厚
さ約４００ÅのアンドープＧｅ層１２を約３００℃でＭ
ＢＥ成長させる。この時、成長室壁に一旦被着していた
砒素原子１３が非意図的不純物としてＧｅ層１２内に約
１×１０18ｃｍ-3オートドープされる。Ｇｅ中のＡｓは
ドナ不純物として働くので好ましくない。
【００３３】さて次に、成長室内をいったん真空排気
後、第３の工程として、上記積層半導体を約３５０℃に
保持してアニーリングする。この結果、図２（Ｂ）で示
すように、Ｇｅ層１２内にオートドープされたＡｓ不純
物原子１３は、再蒸発してアニールアウトされる。この
温度においては、ＧａＡｓ／Ｓｉヘテロ接合界面、Ｓｉ
／Ｇｅヘテロ接合界面は化学的に安定である。
後、第３の工程として、上記積層半導体を約３５０℃に
保持してアニーリングする。この結果、図２（Ｂ）で示
すように、Ｇｅ層１２内にオートドープされたＡｓ不純
物原子１３は、再蒸発してアニールアウトされる。この
温度においては、ＧａＡｓ／Ｓｉヘテロ接合界面、Ｓｉ
／Ｇｅヘテロ接合界面は化学的に安定である。
【００３４】また、Ｓｉ超薄膜層１１がＢｅドープＧａ
Ａｓエピタキシャル層１０からのＢｅおよびＧａ、Ａｓ
のＧｅ層１２への固相拡散と、Ｇｅ層１２からＧａＡｓ
側への固相拡散を阻止する。
Ａｓエピタキシャル層１０からのＢｅおよびＧａ、Ａｓ
のＧｅ層１２への固相拡散と、Ｇｅ層１２からＧａＡｓ
側への固相拡散を阻止する。
【００３５】ＳＩＭＳによる各成長層１０、１１、１２
の組成分析を行い、Ｇｅ層１２中でのＢｅ、Ｇａ，Ａｓ
濃度およびＧａＡｓエピタキシャル層１０中でのＧｅ濃
度が、それぞれ検出限界以下であることを確認した。
の組成分析を行い、Ｇｅ層１２中でのＢｅ、Ｇａ，Ａｓ
濃度およびＧａＡｓエピタキシャル層１０中でのＧｅ濃
度が、それぞれ検出限界以下であることを確認した。
【００３６】以上説明したように、Ｇｅ層１２が本発明
の第３の工程によって高純度化されるのは、Ｓｉの凝集
エネルギがＧａＡｓおよびＧｅ、さらにはＧａＡｓやＢ
ｅＡｓなど各構成成分元素間化合物に比べてもっとも大
きいためである。換言すれば、これら半導体の内Ｓｉの
格子定数がもっとも小さい。
の第３の工程によって高純度化されるのは、Ｓｉの凝集
エネルギがＧａＡｓおよびＧｅ、さらにはＧａＡｓやＢ
ｅＡｓなど各構成成分元素間化合物に比べてもっとも大
きいためである。換言すれば、これら半導体の内Ｓｉの
格子定数がもっとも小さい。
【００３７】図２（Ｂ）に示した積層半導体を用いて、
Ｇｅ層上部にソース、ゲート、ドレインの各電極を設け
れば、ＢｅドープＧａＡｓエピタキシャル層１０からＳ
ｉ超薄膜層１１を経て、高純度Ｇｅ層１２のＳｉとのヘ
テロ接合界面に高濃度正孔が供給されるので、Ｇｅのｐ
チャンネル高正孔移動度トランジスタを形成することが
できる。
Ｇｅ層上部にソース、ゲート、ドレインの各電極を設け
れば、ＢｅドープＧａＡｓエピタキシャル層１０からＳ
ｉ超薄膜層１１を経て、高純度Ｇｅ層１２のＳｉとのヘ
テロ接合界面に高濃度正孔が供給されるので、Ｇｅのｐ
チャンネル高正孔移動度トランジスタを形成することが
できる。
【００３８】以上の実施例では、ＭＢＥ法を用いた場合
を説明したが、本発明はＣＶＤ法などにも適用すること
ができる。また、Ｇｅ／Ｓｉ／ＧａＡｓの組み合わせ以
外にも様々な組み合わせ、たとえばＧｅ／Ｓｉ／ＩｎＡ
ｓ、Ｇｅ／ＢＮ／ＩｎＡｓ、Ｓｎ／Ｓｉ／ＧａＡｓ、Ｇ
ｅ／Ｓｉ／ＡｌＡｓ、Ｓｎ／Ｓｉ／ＡｌＡｓ、Ｇｅ／Ｂ
Ｎ／ＡｌＡｓ、Ｇｅ／Ｃ（ダイアモンド）／ＧａＡｓ、
Ｓｎ／Ｃ／ＧａＡｓなどにも応用できる。
を説明したが、本発明はＣＶＤ法などにも適用すること
ができる。また、Ｇｅ／Ｓｉ／ＧａＡｓの組み合わせ以
外にも様々な組み合わせ、たとえばＧｅ／Ｓｉ／ＩｎＡ
ｓ、Ｇｅ／ＢＮ／ＩｎＡｓ、Ｓｎ／Ｓｉ／ＧａＡｓ、Ｇ
ｅ／Ｓｉ／ＡｌＡｓ、Ｓｎ／Ｓｉ／ＡｌＡｓ、Ｇｅ／Ｂ
Ｎ／ＡｌＡｓ、Ｇｅ／Ｃ（ダイアモンド）／ＧａＡｓ、
Ｓｎ／Ｃ／ＧａＡｓなどにも応用できる。
【００３９】以上、基板上に超薄膜を挟んでエピタキシ
ャル半導体層を成長させる場合を説明したが、単結晶領
域同様、多結晶領域などを形成することもできる。凝集
エネルギの高い物質の超薄膜を介在させることにより、
基板から半導体成長層への固相拡散が防止でき、高純度
の半導体層を得ることができる。
ャル半導体層を成長させる場合を説明したが、単結晶領
域同様、多結晶領域などを形成することもできる。凝集
エネルギの高い物質の超薄膜を介在させることにより、
基板から半導体成長層への固相拡散が防止でき、高純度
の半導体層を得ることができる。
【００４０】なお、ヘテロ界面に格子不整合による転位
などが発生した場合、成長した半導体層から不純物を追
い出すためのアニール工程において、転位等の格子欠陥
が回復する効果もある。
などが発生した場合、成長した半導体層から不純物を追
い出すためのアニール工程において、転位等の格子欠陥
が回復する効果もある。
【００４１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
一連の成長、熱処理工程のみによって、簡便に高純度の
半導体層を製造することができる。
一連の成長、熱処理工程のみによって、簡便に高純度の
半導体層を製造することができる。
【００４３】相互拡散を阻止しつつ界面での原子再配列
を行なわせることによって、高品位のヘテロ接合を得る
ことができる。これらの積層半導体を用いることによっ
て、高性能のヘテロ接合機能素子を得ることができる。
を行なわせることによって、高品位のヘテロ接合を得る
ことができる。これらの積層半導体を用いることによっ
て、高性能のヘテロ接合機能素子を得ることができる。
【図１】本発明の基本実施例を示す。図１（Ａ）は、基
板結晶上への結晶積層状態を示す断面図である。図１
（Ｂ）は、真空中での熱処理後の状態を示す断面図であ
る。
板結晶上への結晶積層状態を示す断面図である。図１
（Ｂ）は、真空中での熱処理後の状態を示す断面図であ
る。
【図２】本発明の１実施例を示す断面図である。
【符号の説明】 １ 基板結晶 ２ 半導体層 ３ 超薄膜 ４ 不純物原子 ５ 基板加熱装置 ７ 基板ホルダ １０ ＢｅドープＧａＡｓエピタキシャル層 １１ アンドープＧｅ層 １３ 砒素原子 １５ Ａｌソース電極 １６ Ａｌドレイン電極 １７ Ａｕゲート電極 １８ Ｉｎ接着剤 １９ 半絶縁性ＧａＡｓ単結晶基板
Claims (4)
- 【請求項１】 単結晶下地（１）上に該下地（１）と組
成を異にする半導体層（２）を堆積する場合、 該下地（１）および該半導体層（２）ならびに該下地
（１）と該半導体層（２）の双方の構成元素から形成さ
れうる全ての化合物よりも凝集エネルギの高い物質の超
薄膜（３）を、該単結晶下地（１）上に堆積する第１の
工程と、 該超薄膜（３）の上に前記半導体層（２）を堆積して積
層構造を形成する第２の工程と、 真空下で該積層構造を所定温度に加熱し、該単結晶下地
（１）および該超薄膜（３）からの構成元素の固相拡散
を防止しつつ前記第２の工程中に該半導体層（２）内に
混入した不純物をアニールアウトする第３の工程を含む
ヘテロ接合半導体装置の製造方法。 - 【請求項２】 さらに、単結晶基板上に不純物をドープ
した単結晶層を成長し、前記単結晶下地（１）を形成す
る第４の工程を含む請求項１記載のヘテロ接合半導体装
置の製造方法。 - 【請求項３】 単結晶下地（１）上に、該下地（１）と
組成を異にする半導体層（２）を積層した積層構造を有
するヘテロ接合半導体装置であって、 前記単結晶下地（１）と前記半導体層（２）との間に、
下地（１）および半導体層（２）ならびに該下地（１）
と該半導体層（２）の双方の構成元素から形成され得る
全ての化合物よりも凝集エネルギの高い物質の超薄膜
（３）が挿入されていることを特徴とするヘテロ接合半
導体装置。 - 【請求項４】 前記単結晶下地（１）、前記超薄膜
（３）、前記半導体層（２）が、ＧａＡｓ／Ｓｉ／Ｇ
ｅ、ＩｎＡｓ／Ｓｉ／Ｇｅ、ＩｎＡｓ／ＢＮ／Ｇｅ、Ｇ
ａＡｓ／Ｓｉ／Ｓｎ、ＡｌＡｓ／Ｓｉ／Ｇｅ、ＡｌＡｓ
／Ｓｉ／Ｓｎ、ＡｌＡｓ／ＢＮ／Ｇｅ、ＧａＡｓ／Ｃ／
Ｇｅ、ＧａＡｓ／Ｃ／Ｓｎのいずれかの材料の組み合わ
せで形成されている請求項３記載のヘテロ接合半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5512292A JPH05259073A (ja) | 1992-03-13 | 1992-03-13 | ヘテロ接合半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5512292A JPH05259073A (ja) | 1992-03-13 | 1992-03-13 | ヘテロ接合半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259073A true JPH05259073A (ja) | 1993-10-08 |
Family
ID=12989959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5512292A Withdrawn JPH05259073A (ja) | 1992-03-13 | 1992-03-13 | ヘテロ接合半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259073A (ja) |
-
1992
- 1992-03-13 JP JP5512292A patent/JPH05259073A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |