JPH05326396A - ヘテロ接合半導体装置の製造方法 - Google Patents
ヘテロ接合半導体装置の製造方法Info
- Publication number
- JPH05326396A JPH05326396A JP13277692A JP13277692A JPH05326396A JP H05326396 A JPH05326396 A JP H05326396A JP 13277692 A JP13277692 A JP 13277692A JP 13277692 A JP13277692 A JP 13277692A JP H05326396 A JPH05326396 A JP H05326396A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- heterojunction
- active layer
- semiconductor active
- growth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 相互間不純物汚染が問題となるヘテロ接合半
導体装置の製造方法に関し、高純度のヘテロ接合を有す
るヘテロ接合半導体装置の製造方法を提供することを目
的とする。 【構成】 単結晶下地１上に該下地と母体組成を異にす
る半導体活性層２をエピタキシャルに堆積する場合、該
下地および該半導体活性層の双方よりも格子定数の小さ
な材料からなる高純度超薄膜３を、該単結晶下地１上に
所定の非平衡低基板温度でエピタキシャルに堆積する第
１の工程と、該高純度超薄膜３上に前記半導体活性層２
をエピタキシャルに堆積して積層構造を形成する第２の
工程を含む。
導体装置の製造方法に関し、高純度のヘテロ接合を有す
るヘテロ接合半導体装置の製造方法を提供することを目
的とする。 【構成】 単結晶下地１上に該下地と母体組成を異にす
る半導体活性層２をエピタキシャルに堆積する場合、該
下地および該半導体活性層の双方よりも格子定数の小さ
な材料からなる高純度超薄膜３を、該単結晶下地１上に
所定の非平衡低基板温度でエピタキシャルに堆積する第
１の工程と、該高純度超薄膜３上に前記半導体活性層２
をエピタキシャルに堆積して積層構造を形成する第２の
工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に相互間不純物汚染が問題となるヘテロ接合
半導体装置の製造方法に関する。
に関し、特に相互間不純物汚染が問題となるヘテロ接合
半導体装置の製造方法に関する。
【０００２】近年、結晶成長技術の進歩に伴って、半導
体レーザやＬＥＤ、高移動度トランジスタ（ＨＥＭ
Ｔ）、ヘテロバイポーラトランジスタ（ＨＢＴ）、ホッ
トエレクトロントランジスタ（ＨＥＴ）等、ヘテロ接合
界面に形成されるエネルギ帯不連続を利用した各種光電
子素子や、絶縁基板上のＳｉ層（ＳＯＩ）等、素子間分
離に利用する目的で、比較的良質なヘテロ接合構造を得
ることが可能になってきた。
体レーザやＬＥＤ、高移動度トランジスタ（ＨＥＭ
Ｔ）、ヘテロバイポーラトランジスタ（ＨＢＴ）、ホッ
トエレクトロントランジスタ（ＨＥＴ）等、ヘテロ接合
界面に形成されるエネルギ帯不連続を利用した各種光電
子素子や、絶縁基板上のＳｉ層（ＳＯＩ）等、素子間分
離に利用する目的で、比較的良質なヘテロ接合構造を得
ることが可能になってきた。
【０００３】
【従来の技術】実用化されている、あるいは実用化間近
なヘテロ接合構造においては、格子整合した材料組合せ
や歪内蔵型の薄膜構造の採用等によって、ヘテロ接合界
面における格子不整合転位の発生が相当程度抑制されて
いる。このため、ヘテロ接合近傍の活性層領域を荷電キ
ャリアが走行しても、格子欠陥を介して再結合によって
特性劣化を引き起こす危険は少ない。
なヘテロ接合構造においては、格子整合した材料組合せ
や歪内蔵型の薄膜構造の採用等によって、ヘテロ接合界
面における格子不整合転位の発生が相当程度抑制されて
いる。このため、ヘテロ接合近傍の活性層領域を荷電キ
ャリアが走行しても、格子欠陥を介して再結合によって
特性劣化を引き起こす危険は少ない。
【０００４】しかし、特別な注意を払って製造する単分
子超格子構造のような極薄膜ヘテロ接合の場合を除い
て、ヘテロ接合界面の数原子層は、通常、製造過程にお
いて生ずる成分の相互拡散やオートドーピングによって
相互汚染されている。
子超格子構造のような極薄膜ヘテロ接合の場合を除い
て、ヘテロ接合界面の数原子層は、通常、製造過程にお
いて生ずる成分の相互拡散やオートドーピングによって
相互汚染されている。
【０００５】この影響を防止するために、上記した実用
化済ヘテロ接合構造は、同族元素間で形成されることが
多い。たとえば、ＩＩＩ−Ｖ族化合物半導体間（ＧａＡ
ｓ／ＧａＡｌＡｓ、ＩｎＰ／ＩｎＧａＡｓＰ、ＩｎＰ／
ＩｎＧａＡｓ等）、ＩＶ族元素半導体間（Ｇｅ／Ｓｉ
等）、あるいはＩＩ−ＶＩ族化合物半導体間（ＺｎＳｅ
／ＺｎＳＳｅ等）である。
化済ヘテロ接合構造は、同族元素間で形成されることが
多い。たとえば、ＩＩＩ−Ｖ族化合物半導体間（ＧａＡ
ｓ／ＧａＡｌＡｓ、ＩｎＰ／ＩｎＧａＡｓＰ、ＩｎＰ／
ＩｎＧａＡｓ等）、ＩＶ族元素半導体間（Ｇｅ／Ｓｉ
等）、あるいはＩＩ−ＶＩ族化合物半導体間（ＺｎＳｅ
／ＺｎＳＳｅ等）である。
【０００６】同族元素間では、混入した構成元素は、電
気的に不活性な不純物となるので、好都合である。かえ
って、界面の歪応力を和らげる作用がある。一方、ＳＯ
Ｉ等の場合は、Ｓｉ活性層の下に厚いバッファ層を堆積
させて、この領域で格子欠陥や不純物汚染を食い止める
工夫もしている。
気的に不活性な不純物となるので、好都合である。かえ
って、界面の歪応力を和らげる作用がある。一方、ＳＯ
Ｉ等の場合は、Ｓｉ活性層の下に厚いバッファ層を堆積
させて、この領域で格子欠陥や不純物汚染を食い止める
工夫もしている。
【０００７】しかるに、最近光電子集積回路（ＯＥＩ
Ｃ）の検討等に伴って、ＩＶ族元素半導体とＩＩＩ−Ｖ
族化合物半導体の組合せ、たとえばＧａＡｓ／Ｓｉ等の
ヘテロ接合構造が研究されている。このような異族半導
体間の組合せにおいては、相手方に混入した半導体構成
元素は、多くの場合、電気的に活性な非意図的不純物と
なる。
Ｃ）の検討等に伴って、ＩＶ族元素半導体とＩＩＩ−Ｖ
族化合物半導体の組合せ、たとえばＧａＡｓ／Ｓｉ等の
ヘテロ接合構造が研究されている。このような異族半導
体間の組合せにおいては、相手方に混入した半導体構成
元素は、多くの場合、電気的に活性な非意図的不純物と
なる。
【０００８】このような組合せでは、拡散やオートドー
ピングによる相互汚染を避けるために、従来は低温成長
によってバッファ層を堆積後、バッファ層と同一母体材
料からなる活性層を高温成長によって堆積する２段階成
長等を行なっていた。
ピングによる相互汚染を避けるために、従来は低温成長
によってバッファ層を堆積後、バッファ層と同一母体材
料からなる活性層を高温成長によって堆積する２段階成
長等を行なっていた。
【０００９】
【発明が解決しようとする課題】前記２段階成長におい
ては、活性層への基板構成材料汚染は避けられるが、ヘ
テロ接合は基板結晶とバッファ層の界面に形成される。
したがって、ＳＯＩ等ヘテロ接合の電気的特性を利用し
ない場合を除いて、この方法はヘテロ接合機能素子の製
造には利用できない。
ては、活性層への基板構成材料汚染は避けられるが、ヘ
テロ接合は基板結晶とバッファ層の界面に形成される。
したがって、ＳＯＩ等ヘテロ接合の電気的特性を利用し
ない場合を除いて、この方法はヘテロ接合機能素子の製
造には利用できない。
【００１０】拡散やオートドーピングを避ける別の方法
として、上記した単分子超格子層を形成する場合は、低
温で１分子層分だけの原料ガスを基板上に供給して堆積
後、一旦真空排気等のガス切換用の工程が含まれる。こ
のため、所望の活性層が相当の厚みを有する場合には、
製造時間が非常に長くなる。
として、上記した単分子超格子層を形成する場合は、低
温で１分子層分だけの原料ガスを基板上に供給して堆積
後、一旦真空排気等のガス切換用の工程が含まれる。こ
のため、所望の活性層が相当の厚みを有する場合には、
製造時間が非常に長くなる。
【００１１】本発明の目的は、高純度のヘテロ接合を有
するヘテロ接合半導体装置の製造方法を提供することで
ある。本発明の別の目的は、固相拡散の起きにくい構造
のヘテロ接合を有するヘテロ接合半導体装置を提供する
ことである。
するヘテロ接合半導体装置の製造方法を提供することで
ある。本発明の別の目的は、固相拡散の起きにくい構造
のヘテロ接合を有するヘテロ接合半導体装置を提供する
ことである。
【００１２】
【課題を解決するための手段】本発明のヘテロ接合半導
体装置の製造方法は、単結晶下地上に該下地と母体組成
を異にする半導体活性層をエピタキシャルに堆積する場
合、該下地および該半導体活性層の双方よりも格子定数
の小さな材料からなる高純度超薄膜を、該単結晶下地上
に所定の非平衡低基板温度でエピタキシャルに堆積する
第１の工程と、該高純度超薄膜上に前記半導体活性層を
エピタキシャルに堆積して積層構造を形成する第２の工
程を含む。
体装置の製造方法は、単結晶下地上に該下地と母体組成
を異にする半導体活性層をエピタキシャルに堆積する場
合、該下地および該半導体活性層の双方よりも格子定数
の小さな材料からなる高純度超薄膜を、該単結晶下地上
に所定の非平衡低基板温度でエピタキシャルに堆積する
第１の工程と、該高純度超薄膜上に前記半導体活性層を
エピタキシャルに堆積して積層構造を形成する第２の工
程を含む。
【００１３】
【作用】下地単結晶より格子定数の小さな物質の超薄膜
を非平衡低基板温度でエピタキシャルに堆積すると、基
板温度に依存して内蔵歪の大きさを変化させ、該超薄膜
の下地単結晶との界面における格子面間隔を変化させる
ことができる。すなわち、低温になるほど該格子面間隔
を広げることが可能である。
を非平衡低基板温度でエピタキシャルに堆積すると、基
板温度に依存して内蔵歪の大きさを変化させ、該超薄膜
の下地単結晶との界面における格子面間隔を変化させる
ことができる。すなわち、低温になるほど該格子面間隔
を広げることが可能である。
【００１４】したがって、適当な非平衡低基板温度を選
択して下地単結晶上に超薄膜をヘテロエピタキシャル成
長させ、次いで該超薄膜上に半導体活性層をヘテロエピ
タキシャル成長させれば、格子不整合の小さなヘテロ接
合構造を得ることができる。
択して下地単結晶上に超薄膜をヘテロエピタキシャル成
長させ、次いで該超薄膜上に半導体活性層をヘテロエピ
タキシャル成長させれば、格子不整合の小さなヘテロ接
合構造を得ることができる。
【００１５】また、上記超薄膜が下地単結晶上に非平衡
低基板温度で低温成長するため、成長過程におけるオー
トドーピングや相互拡散は防止される。さらに、上記超
薄膜は上記下地および半導体活性層より格子定数の小さ
な材料から構成できるため、半導体活性層のエピタキシ
ャル成長過程で上記超薄膜を介して下地と半導体活性層
の構成元素が相互拡散することが抑止される。
低基板温度で低温成長するため、成長過程におけるオー
トドーピングや相互拡散は防止される。さらに、上記超
薄膜は上記下地および半導体活性層より格子定数の小さ
な材料から構成できるため、半導体活性層のエピタキシ
ャル成長過程で上記超薄膜を介して下地と半導体活性層
の構成元素が相互拡散することが抑止される。
【００１６】
【実施例】図２および図３は、非平衡温度下でのエピタ
キシャル成長における成長層格子定数変化を、成長温度
のパラメータとして示した実験データである。本発明
は、ヘテロ接合に適用されるものであるが、ここでは簡
単のためにＧａＡｓホモ接合における格子定数変化を示
す。
キシャル成長における成長層格子定数変化を、成長温度
のパラメータとして示した実験データである。本発明
は、ヘテロ接合に適用されるものであるが、ここでは簡
単のためにＧａＡｓホモ接合における格子定数変化を示
す。
【００１７】試料は、ＭＢＥ法によってＩｎドープ半絶
縁性ＧａＡｓ（１００）面上にアンドープＧａＡｓを薄
く成長させたものである。非平衡低基板温度領域１５０
〜３５０℃で成長させた試料の成長層側から２結晶Ｘ線
ロッキングカーブを測定し、基板単結晶に対する成長層
の格子間隔変化を観察した結果が図２に示されている。
縁性ＧａＡｓ（１００）面上にアンドープＧａＡｓを薄
く成長させたものである。非平衡低基板温度領域１５０
〜３５０℃で成長させた試料の成長層側から２結晶Ｘ線
ロッキングカーブを測定し、基板単結晶に対する成長層
の格子間隔変化を観察した結果が図２に示されている。
【００１８】図２は、基板温度が低下するにつれて成長
層の回折ピークが低角側へシフトしていくこと、すなわ
ち成長層の格子定数が大きくなっていくこと（内蔵歪も
大きくなっていく）を示している。
層の回折ピークが低角側へシフトしていくこと、すなわ
ち成長層の格子定数が大きくなっていくこと（内蔵歪も
大きくなっていく）を示している。
【００１９】図３は、図２の各試料に対応した成長層表
面の反射高速電子線回折（ＲＨＥＥＤ）パターンを示
す。図２に示した各試料においては、成長層は歪を内蔵
しながらもエピタキシャルに成長していることが示され
ている。
面の反射高速電子線回折（ＲＨＥＥＤ）パターンを示
す。図２に示した各試料においては、成長層は歪を内蔵
しながらもエピタキシャルに成長していることが示され
ている。
【００２０】本発明は、図２、図３で示した非平衡低基
板温度下におけるエピタキシャル成長薄膜の性質をヘテ
ロ接合に適用したものである。すなわち、低温で成長さ
せるほど、界面の格子間隔が広がるという性質を基板結
晶より小さな格子定数を有する材料に適用して超薄膜を
形成すれば、該超薄膜上にさらにエピタキシャル成長さ
せる半導体活性層の格子定数により近づけることが可能
となり、格子不整転位の発生を抑制することが可能であ
る。
板温度下におけるエピタキシャル成長薄膜の性質をヘテ
ロ接合に適用したものである。すなわち、低温で成長さ
せるほど、界面の格子間隔が広がるという性質を基板結
晶より小さな格子定数を有する材料に適用して超薄膜を
形成すれば、該超薄膜上にさらにエピタキシャル成長さ
せる半導体活性層の格子定数により近づけることが可能
となり、格子不整転位の発生を抑制することが可能であ
る。
【００２１】また、前記超薄膜の構成材料は、下地結晶
および半導体活性層よりも小さな格子定数を持つとした
が、これは次の理由による。一般に、共有性化合物ＡＢ
の原子間距離（Ａ原子半径とＢ原子半径の和）ａを用い
て結晶の解離エネルギ（または格子エネルギ）Ｖを表す
と、 Ｖ＝２｛（Ｖｈ2 ）2 ＋（Ｖｈ3 ）2 ｝1/2 −（ΔＺ／
２）Ｖｈ3 、 ここに、Ｖｈ2 は混成共有エネルギで３３．３／ａ2 、
Ｖｈ3 は極性エネルギで（εｈB −εｈA ）／２、ただ
し、εｈは混成エネルギ、ΔＺ＝｜ＺA −ＺB ｜であ
る。
および半導体活性層よりも小さな格子定数を持つとした
が、これは次の理由による。一般に、共有性化合物ＡＢ
の原子間距離（Ａ原子半径とＢ原子半径の和）ａを用い
て結晶の解離エネルギ（または格子エネルギ）Ｖを表す
と、 Ｖ＝２｛（Ｖｈ2 ）2 ＋（Ｖｈ3 ）2 ｝1/2 −（ΔＺ／
２）Ｖｈ3 、 ここに、Ｖｈ2 は混成共有エネルギで３３．３／ａ2 、
Ｖｈ3 は極性エネルギで（εｈB −εｈA ）／２、ただ
し、εｈは混成エネルギ、ΔＺ＝｜ＺA −ＺB ｜であ
る。
【００２２】この式から、ａが小さいほどＶが大、すな
わち同種の結晶構造では格子定数が小さいほどその化合
物を分解するのに大きな仕事が必要になることがわか
る。したがって、ダブルヘテロ接合の中間に位置する超
薄膜の格子定数が最も小さければ、その上下層である下
地結晶と半導体活性層の構成元素が該超薄膜の格子を切
断して相互に拡散することは困難になり、拡散による不
純物汚染は防止される。
わち同種の結晶構造では格子定数が小さいほどその化合
物を分解するのに大きな仕事が必要になることがわか
る。したがって、ダブルヘテロ接合の中間に位置する超
薄膜の格子定数が最も小さければ、その上下層である下
地結晶と半導体活性層の構成元素が該超薄膜の格子を切
断して相互に拡散することは困難になり、拡散による不
純物汚染は防止される。
【００２３】以上のことから、ＩＶ族元素半導体または
ＩＩＩ−Ｖ族化合物半導体のダイアモンド構造、または
閃亜鉛鉱型構造の半導体間ダブルヘテロ接合において
は、単結晶下地１と半導体活性層２に対して、高純度超
薄膜３の材料を、格子定数を参考にして選定すればよい
と考えられる。
ＩＩＩ−Ｖ族化合物半導体のダイアモンド構造、または
閃亜鉛鉱型構造の半導体間ダブルヘテロ接合において
は、単結晶下地１と半導体活性層２に対して、高純度超
薄膜３の材料を、格子定数を参考にして選定すればよい
と考えられる。
【００２４】格子定数の異なる基板上に堆積させた結晶
が、エピタキシャルに成長しているか否かはＭＢＥ成長
法等、真空系を有する成長装置を用いればＲＨＥＥＤパ
ターンによって図３のようにその場観察できる。
が、エピタキシャルに成長しているか否かはＭＢＥ成長
法等、真空系を有する成長装置を用いればＲＨＥＥＤパ
ターンによって図３のようにその場観察できる。
【００２５】以下、本発明を具体的実施例に基づき、よ
り詳しく述べる。（１００）の面方位を有する半絶縁性
ＧａＡｓを基板単結晶９とし、化学エッチングにより表
面を清浄化した後、ＭＢＥ装置（図示せず）に設置す
る。真空排気後、ＧａＡｓ基板９を５８０℃に加熱し、
この上に厚さ約１０００Ａの高純度ＧａＡｓバッファ層
１０をエピタキシャル成長する。
り詳しく述べる。（１００）の面方位を有する半絶縁性
ＧａＡｓを基板単結晶９とし、化学エッチングにより表
面を清浄化した後、ＭＢＥ装置（図示せず）に設置す
る。真空排気後、ＧａＡｓ基板９を５８０℃に加熱し、
この上に厚さ約１０００Ａの高純度ＧａＡｓバッファ層
１０をエピタキシャル成長する。
【００２６】次に、基板温度５８０℃でバッファ層１０
の上に、Ｂｅをドープしながら厚さ約７００Ａのｐ−Ｇ
ａＡｓ層１２をエピタキシャル成長する。この時、ＭＢ
Ｅ成長室内の砒素圧は約１×１０-6Ｔｏｒｒ程度であ
る。ＧａＡｓ基板９、ＧａＡｓバッファ層１０およびｐ
−ＧａＡｓ層１２が単結晶下地１を構成する。
の上に、Ｂｅをドープしながら厚さ約７００Ａのｐ−Ｇ
ａＡｓ層１２をエピタキシャル成長する。この時、ＭＢ
Ｅ成長室内の砒素圧は約１×１０-6Ｔｏｒｒ程度であ
る。ＧａＡｓ基板９、ＧａＡｓバッファ層１０およびｐ
−ＧａＡｓ層１２が単結晶下地１を構成する。
【００２７】次に、成長室内を一旦真空排気後、Ｂｅド
ープＧａＡｓエピタキシャル層１２上に、厚さ約１０Ａ
（２〜３原子層）のアンドープＳｉ超薄膜層３を、基板
温度２５０℃（非平衡温度）でＭＢＥ成長させる。Ｓｉ
のＭＢＥ成長に要する平衡温度は６００〜６５０℃と考
えられる。
ープＧａＡｓエピタキシャル層１２上に、厚さ約１０Ａ
（２〜３原子層）のアンドープＳｉ超薄膜層３を、基板
温度２５０℃（非平衡温度）でＭＢＥ成長させる。Ｓｉ
のＭＢＥ成長に要する平衡温度は６００〜６５０℃と考
えられる。
【００２８】この時、ＧａＡｓエピタキシャル層１２と
Ｓｉ超薄膜３のヘテロ接合界面は平坦であり、Ｓｉは歪
エピタキシャル層となる。（１００）面のＳｉ格子定数
は０．２Ａ程度広がり、その分（０１１）面の格子面間
隔は縮む。
Ｓｉ超薄膜３のヘテロ接合界面は平坦であり、Ｓｉは歪
エピタキシャル層となる。（１００）面のＳｉ格子定数
は０．２Ａ程度広がり、その分（０１１）面の格子面間
隔は縮む。
【００２９】次に、成長室内を一旦真空排気後、Ｓｉ超
薄膜層３上に半導体活性層として厚さ約４００Ａのアン
ドープＧｅ層２を、基板温度２５０℃でエピタキシャル
成長させる。ＧｅとＧａＡｓは格子定数がほぼ等しく、
したがって本来Ｓｉとは約３．９％の格子不整合を有す
る。しかし、上述の非平衡温度におけるＳｉのＭＢＥ成
長によって、Ｓｉの格子間隔が広げられた結果、実質的
な格子不整合は約０．２％程度に減少している。
薄膜層３上に半導体活性層として厚さ約４００Ａのアン
ドープＧｅ層２を、基板温度２５０℃でエピタキシャル
成長させる。ＧｅとＧａＡｓは格子定数がほぼ等しく、
したがって本来Ｓｉとは約３．９％の格子不整合を有す
る。しかし、上述の非平衡温度におけるＳｉのＭＢＥ成
長によって、Ｓｉの格子間隔が広げられた結果、実質的
な格子不整合は約０．２％程度に減少している。
【００３０】このため、Ｓｉ超薄膜層２とアンドープＧ
ｅ層３の界面は平坦であり、かつ格子不整合転位の発生
は十分低い水準に抑制される。この積層構造を示したの
が、図１（Ａ）である。Ｓｉ超薄膜層２がＢｅドープＧ
ａＡｓエピタキシャル層１２からＢｅおよびＧａ、Ａｓ
のＧｅ層３への固相拡散と、Ｇｅ層２からＧａＡｓ側へ
のＧｅ固相拡散を阻止する。
ｅ層３の界面は平坦であり、かつ格子不整合転位の発生
は十分低い水準に抑制される。この積層構造を示したの
が、図１（Ａ）である。Ｓｉ超薄膜層２がＢｅドープＧ
ａＡｓエピタキシャル層１２からＢｅおよびＧａ、Ａｓ
のＧｅ層３への固相拡散と、Ｇｅ層２からＧａＡｓ側へ
のＧｅ固相拡散を阻止する。
【００３１】図１（Ａ）の試料をＳＩＭＳによって組成
分析すれば、各成長層１２、３、２への不純物混入濃度
を調べることができる。Ｇｅ層２でのＢｅ、Ｇａ濃度お
よびＧａＡｓ層１２でのＧｅ濃度、Ｓｉ層３中でのＢ
ｅ、Ｇａ濃度は検出限界以下にすることが可能と考えら
れる。
分析すれば、各成長層１２、３、２への不純物混入濃度
を調べることができる。Ｇｅ層２でのＢｅ、Ｇａ濃度お
よびＧａＡｓ層１２でのＧｅ濃度、Ｓｉ層３中でのＢ
ｅ、Ｇａ濃度は検出限界以下にすることが可能と考えら
れる。
【００３２】以上説明したように、Ｇｅ層２を高純度の
まま堆積し、Ｓｉ層３とのヘテロ接合界面を高品位にで
きるのは、非平衡温度におけるＳｉ超薄膜層３のエピタ
キシャル成長によってＳｉの格子定数がほぼＧｅ近くま
で広げられた上に、Ｓｉの解離エネルギが最も大きく、
不純物原子の固相拡散を妨げるためであると考えられ
る。また、非平衡低温成長によってオートドーピングを
最小に抑制できる効果も大きい。
まま堆積し、Ｓｉ層３とのヘテロ接合界面を高品位にで
きるのは、非平衡温度におけるＳｉ超薄膜層３のエピタ
キシャル成長によってＳｉの格子定数がほぼＧｅ近くま
で広げられた上に、Ｓｉの解離エネルギが最も大きく、
不純物原子の固相拡散を妨げるためであると考えられ
る。また、非平衡低温成長によってオートドーピングを
最小に抑制できる効果も大きい。
【００３３】図１（Ａ）で示した積層構造半導体を用い
て、図１（Ｂ）で示すようにアンドープＧｅ層２上に互
いに分離されたＡｌソース電極１５、Ａｕゲート電極１
７およびＡｌドレイン電極１６を設ける。
て、図１（Ｂ）で示すようにアンドープＧｅ層２上に互
いに分離されたＡｌソース電極１５、Ａｕゲート電極１
７およびＡｌドレイン電極１６を設ける。
【００３４】この結果、ＢｅドープＧａＡｓエピタキシ
ャル層１２からＳｉ超薄膜層３を経て、アンドープＧｅ
層２のＳｉとのヘテロ接合界面に高濃度正孔が供給され
るので、Ｇｅのｐチャネル高正孔移動度トランジスタを
形成することができる。
ャル層１２からＳｉ超薄膜層３を経て、アンドープＧｅ
層２のＳｉとのヘテロ接合界面に高濃度正孔が供給され
るので、Ｇｅのｐチャネル高正孔移動度トランジスタを
形成することができる。
【００３５】以上の実施例では、ＭＢＥ法を用いた場合
を説明したが、本発明はＣＶＤ法等、他の結晶成長法に
も適用することができる。また、Ｇｅ／Ｓｉ／ＧａＡｓ
の組合せ以外にも、たとえばＧｅ／Ｓｉ／ＩｎＡｓ、Ｓ
ｎ／Ｓｉ／ＡｌＡｓ、Ｇｅ／Ｓｉ／ＡｌＡｓ、ＧａＡｓ
／Ｓｉ／ＡｌＡｓ等、様々な組合せが可能である。
を説明したが、本発明はＣＶＤ法等、他の結晶成長法に
も適用することができる。また、Ｇｅ／Ｓｉ／ＧａＡｓ
の組合せ以外にも、たとえばＧｅ／Ｓｉ／ＩｎＡｓ、Ｓ
ｎ／Ｓｉ／ＡｌＡｓ、Ｇｅ／Ｓｉ／ＡｌＡｓ、ＧａＡｓ
／Ｓｉ／ＡｌＡｓ等、様々な組合せが可能である。
【００３６】なお、上記具体的実施例においては、Ｓｉ
超薄膜層の下地最上層をＢｅドープＧａＡｓとしたが、
本発明はアンドープの単結晶下地、たとえばＧｅ／Ｓｉ
／アンドープＡｌＡｓ等の組合せにも適用し得ることは
自明であろう。また、種々の変更、改良、組合せ等が可
能なことは当業者にとって明らかである。
超薄膜層の下地最上層をＢｅドープＧａＡｓとしたが、
本発明はアンドープの単結晶下地、たとえばＧｅ／Ｓｉ
／アンドープＡｌＡｓ等の組合せにも適用し得ることは
自明であろう。また、種々の変更、改良、組合せ等が可
能なことは当業者にとって明らかである。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
一連の連続成長工程のみによって簡便に高純度の半導体
活性層を有するヘテロ接合を得ることができる。
一連の連続成長工程のみによって簡便に高純度の半導体
活性層を有するヘテロ接合を得ることができる。
【００３８】これらヘテロ接合を含む積層半導体を用い
ることによって、高性能のヘテロ接合機能素子を得るこ
とができる。
ることによって、高性能のヘテロ接合機能素子を得るこ
とができる。
【図１】本発明の一実施例を示す断面図である。図１
（Ａ）はダブルヘテロ接合を含む積層半導体構造を、図
１（Ｂ）は該積層半導体を利用したＧｅのｐチャネル高
正孔移動度トランジスタ構造を示す。
（Ａ）はダブルヘテロ接合を含む積層半導体構造を、図
１（Ｂ）は該積層半導体を利用したＧｅのｐチャネル高
正孔移動度トランジスタ構造を示す。
【図２】非平衡低基板温度下における成長層の格子定数
変化を示すＸ線ロッキングカーブデータのグラフであ
る。
変化を示すＸ線ロッキングカーブデータのグラフであ
る。
【図３】図２に示したＧａＡｓ成長層表面の反射高速電
子線回折パターンを示すスケッチである。
子線回折パターンを示すスケッチである。
１ 単結晶下地 ２ 半導体活性層（アンドープＧｅ層） ３ 高純度超薄膜（アンドープＳｉ超薄膜層） ９ 半絶縁性ＧａＡｓ基板 １０ 高純度ＧａＡｓバッファ層 １２ ＢｅドープＧａＡｓエピタキシャル層 １５ Ａｌソース電極 １６ Ａｌドレイン電極 １７ Ａｕゲート電極
Claims (2)
- 【請求項１】 単結晶下地（１）上に該下地（１）と母
体組成を異にする半導体活性層（２）をエピタキシャル
に堆積する場合、 該下地（１）および該半導体活性層（２）の双方よりも
格子定数の小さな材料からなる高純度超薄膜（３）を、
該単結晶下地（１）上に所定の非平衡低基板温度でエピ
タキシャルに堆積する第１の工程と、 該高純度超薄膜（３）上に前記半導体活性層（２）をエ
ピタキシャルに堆積して積層構造を形成する第２の工程
を含むヘテロ接合半導体装置の製造方法。 - 【請求項２】 上記単結晶下地（１）が、最上層に不純
物をドープしたエピタキシャルＧａＡｓ層（４）からな
る積層構造を有し、前記高純度超薄膜がＳｉ層を含み、
前記半導体活性層がＧｅ層である請求項１記載のヘテロ
接合半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13277692A JPH05326396A (ja) | 1992-05-25 | 1992-05-25 | ヘテロ接合半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13277692A JPH05326396A (ja) | 1992-05-25 | 1992-05-25 | ヘテロ接合半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326396A true JPH05326396A (ja) | 1993-12-10 |
Family
ID=15089287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13277692A Withdrawn JPH05326396A (ja) | 1992-05-25 | 1992-05-25 | ヘテロ接合半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326396A (ja) |
-
1992
- 1992-05-25 JP JP13277692A patent/JPH05326396A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3093904B2 (ja) | 化合物半導体結晶の成長方法 | |
| US4876219A (en) | Method of forming a heteroepitaxial semiconductor thin film using amorphous buffer layers | |
| EP0447327B1 (en) | Heterostructure semiconductor device | |
| EP0097772B1 (en) | Structure comprising a monocrystalline substrate supporting a device layer of semiconductor material | |
| US7687799B2 (en) | Methods of forming buffer layer architecture on silicon and structures formed thereby | |
| US7566898B2 (en) | Buffer architecture formed on a semiconductor wafer | |
| US5770868A (en) | GaAs substrate with compositionally graded AlGaAsSb buffer for fabrication of high-indium fets | |
| KR100319300B1 (ko) | 이종접합구조의 양자점 버퍼층을 가지는 반도체 소자 | |
| JPH06168960A (ja) | Ｉｉｉ−ｖ族化合物半導体装置 | |
| US5834362A (en) | Method of making a device having a heteroepitaxial substrate | |
| KR101032010B1 (ko) | 화합물 반도체 에피택셜 기판 및 그 제조 방법 | |
| US20230097643A1 (en) | Stress Management Layer for GaN HEMT | |
| JP3438116B2 (ja) | 化合物半導体装置及びその製造方法 | |
| KR100281939B1 (ko) | 반도체 에피택셜 기판 | |
| JPH05326396A (ja) | ヘテロ接合半導体装置の製造方法 | |
| US4948752A (en) | Method of making sagfets on buffer layers | |
| US5341006A (en) | Semiconductor device having diffusion-preventing layer between III-V layer and IV layer | |
| JPH1074700A (ja) | 半導体結晶成長方法 | |
| JP3399042B2 (ja) | ホール素子 | |
| JPH0289325A (ja) | 化合物半導体の構造体及びその形成方法 | |
| JPH04199507A (ja) | ３―Ｖ族化合物半導体へのｎ型不純物固相拡散方法 | |
| JP3338911B2 (ja) | 半導体装置とその製造方法 | |
| JPH05259073A (ja) | ヘテロ接合半導体装置とその製造方法 | |
| JP4078169B2 (ja) | 電界効果トランジスター | |
| KR0170189B1 (ko) | 격자비정합 고전자 이동도 트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |