JPH05257576A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH05257576A JPH05257576A JP4054943A JP5494392A JPH05257576A JP H05257576 A JPH05257576 A JP H05257576A JP 4054943 A JP4054943 A JP 4054943A JP 5494392 A JP5494392 A JP 5494392A JP H05257576 A JPH05257576 A JP H05257576A
- Authority
- JP
- Japan
- Prior art keywords
- read cycle
- data bus
- pull
- master
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 データバスにおけるスレーブからマスタへの
リードサイクル期間中のデータ転送を確実にするととも
に、低消費電力化を図る。 【構成】 リードサイクル検出回路７がマスタ１のリー
ドサイクル開始を検出すると、タイミング発生回路８は
ドライバ９を一定時間オン状態とする。これにより、プ
ルアップ抵抗５の値に依存せずリードサイクルにおける
プルアップの立ち上がりを早くして、データバス６の中
間レベルの時間を短縮しデータ転送を確実にし、同時に
レシーバ２に中間レベルが印加される時間を短縮する。
この結果レシーバ２がＣＭＯＳ半導体素子である場合、
装置の消費電力を低減する効果がえられる。
リードサイクル期間中のデータ転送を確実にするととも
に、低消費電力化を図る。 【構成】 リードサイクル検出回路７がマスタ１のリー
ドサイクル開始を検出すると、タイミング発生回路８は
ドライバ９を一定時間オン状態とする。これにより、プ
ルアップ抵抗５の値に依存せずリードサイクルにおける
プルアップの立ち上がりを早くして、データバス６の中
間レベルの時間を短縮しデータ転送を確実にし、同時に
レシーバ２に中間レベルが印加される時間を短縮する。
この結果レシーバ２がＣＭＯＳ半導体素子である場合、
装置の消費電力を低減する効果がえられる。
Description
【０００１】
【産業上の利用分野】本発明は、データバスのデータ転
送サイクルにおけるデータバスレベル不定防止機能を備
えたデータ処理装置に関する。
送サイクルにおけるデータバスレベル不定防止機能を備
えたデータ処理装置に関する。
【０００２】
【従来の技術】近年、データ処理装置を構成する半導体
素子のＣＭＯＳ化により、装置の低消費電力化が著しい
が、さらに機能向上と消費電力低減に関する開発が進め
られている。図３は従来のデータ処理装置の構成の一部
を示すものである。図３に示すようにその構成要素とし
て、１はマスタ、４はスレーブである。２はドライバ、
３はレシーバである。５は全てのドライバ２がオフの
時、データバス６の信号レベルをハイレベルにするプル
アップ抵抗である。
素子のＣＭＯＳ化により、装置の低消費電力化が著しい
が、さらに機能向上と消費電力低減に関する開発が進め
られている。図３は従来のデータ処理装置の構成の一部
を示すものである。図３に示すようにその構成要素とし
て、１はマスタ、４はスレーブである。２はドライバ、
３はレシーバである。５は全てのドライバ２がオフの
時、データバス６の信号レベルをハイレベルにするプル
アップ抵抗である。
【０００３】以上のようなデータ処理装置の構成要素の
お互いの関連動作について図４を用いて説明する。マス
タ１がデータの読み込み動作を行なうリードサイクル期
間では、通常図４のリードサイクルＡに示すようにに、
マスタ１により選択されたスレーブ４の内の一つに接続
されているドライバ２がサイクルの開始から一定時間の
ｔ４後、オン状態となりデータバス６をドライブする。
リードサイクルＡの開始前にデータバス６がローレベル
であれば、リードサイクルＡの開始からｔ４の間は、プ
ルアップ抵抗５によりデータバス６は充電されハイレベ
ルとなる。
お互いの関連動作について図４を用いて説明する。マス
タ１がデータの読み込み動作を行なうリードサイクル期
間では、通常図４のリードサイクルＡに示すようにに、
マスタ１により選択されたスレーブ４の内の一つに接続
されているドライバ２がサイクルの開始から一定時間の
ｔ４後、オン状態となりデータバス６をドライブする。
リードサイクルＡの開始前にデータバス６がローレベル
であれば、リードサイクルＡの開始からｔ４の間は、プ
ルアップ抵抗５によりデータバス６は充電されハイレベ
ルとなる。
【０００４】つぎに、図４のリードサイクルＢではマス
タ１により選択されるスレーブ４が存在せず、サイクル
全期間においてドライバ２の全てがオフ状態である。リ
ードサイクルＢの開始前にデータバス６がローレベルで
あれば、プルアップ抵抗５によりｔ４の間データバス６
は充電されハイレベルとなった後、ｔ５の間サイクル終
了までハイレベルに保持される。
タ１により選択されるスレーブ４が存在せず、サイクル
全期間においてドライバ２の全てがオフ状態である。リ
ードサイクルＢの開始前にデータバス６がローレベルで
あれば、プルアップ抵抗５によりｔ４の間データバス６
は充電されハイレベルとなった後、ｔ５の間サイクル終
了までハイレベルに保持される。
【０００５】
【発明が解決しようとする課題】この従来のデータ処理
装置の構成では、リードサイクル期間におけるプルアッ
プ抵抗によるデータバスのローレベルからハイレベルへ
の充電時間は、データバスの負荷容量とプルアップ抵抗
の値に依存する。データバスにＣＭＯＳ素子のレシーバ
が接続されている場合、データ処理装置の低消費電力化
のために前記充電時間を短くし、ＣＭＯＳ素子の入力端
子にローレベルとハイレベルの間の中間レベルが印加さ
れる時間を短くする必要がある。またマスタにより選択
されるスレーブが存在しないリードサイクル期間におい
て、データバスの信号レベルが中間レベルとなるのを防
止することも必要である。これらを実現するためにはプ
ルアップ抵抗の値を充電時間を小さくしようとするとそ
れに比例して小さくする必要があるが、データバスがロ
ーレベルにドライブされている場合プルアップ抵抗を流
れる電流が増加するという問題点を有していた。
装置の構成では、リードサイクル期間におけるプルアッ
プ抵抗によるデータバスのローレベルからハイレベルへ
の充電時間は、データバスの負荷容量とプルアップ抵抗
の値に依存する。データバスにＣＭＯＳ素子のレシーバ
が接続されている場合、データ処理装置の低消費電力化
のために前記充電時間を短くし、ＣＭＯＳ素子の入力端
子にローレベルとハイレベルの間の中間レベルが印加さ
れる時間を短くする必要がある。またマスタにより選択
されるスレーブが存在しないリードサイクル期間におい
て、データバスの信号レベルが中間レベルとなるのを防
止することも必要である。これらを実現するためにはプ
ルアップ抵抗の値を充電時間を小さくしようとするとそ
れに比例して小さくする必要があるが、データバスがロ
ーレベルにドライブされている場合プルアップ抵抗を流
れる電流が増加するという問題点を有していた。
【０００６】本発明は上記課題に留意し、リードサイク
ル期間における立ち上がりの早いプルアップ機能を有
し、かつ低消費電力のデータ処理装置を提供することを
目的としている。
ル期間における立ち上がりの早いプルアップ機能を有
し、かつ低消費電力のデータ処理装置を提供することを
目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明のデータ処理装置は、データバスにおけるスレ
ーブからマスタへのデータ転送機能を有するデータ処理
装置において、スレーブからマスタへのデータ転送サイ
クルであるリードサイクルの開始を検出する検出手段
と、この検出手段の出力により動作するスイッチング手
段と、このスイッチング手段と並列に接続されたインピ
ーダンス素子とを具備し、スイッチング手段とインピー
ダンス素子の並列回路がデータバスと所定電位間に接続
されるとともにスイッチング手段がリードサイクルの開
始から一定時間導通するようにしたしたものである。こ
れにより、リードサイクル開始の検出によりデータバス
に対し一定時間特定のレベルを出力するものである。
に本発明のデータ処理装置は、データバスにおけるスレ
ーブからマスタへのデータ転送機能を有するデータ処理
装置において、スレーブからマスタへのデータ転送サイ
クルであるリードサイクルの開始を検出する検出手段
と、この検出手段の出力により動作するスイッチング手
段と、このスイッチング手段と並列に接続されたインピ
ーダンス素子とを具備し、スイッチング手段とインピー
ダンス素子の並列回路がデータバスと所定電位間に接続
されるとともにスイッチング手段がリードサイクルの開
始から一定時間導通するようにしたしたものである。こ
れにより、リードサイクル開始の検出によりデータバス
に対し一定時間特定のレベルを出力するものである。
【０００８】
【作用】上記構成の本発明のデータ処理装置は、検出手
段によりデータバスにおけるスレーブからマスタへのデ
ータ転送サイクルであるリードサイクルの開始を検出
し、この検出出力によりスイッチング手段が導通するこ
とにより、データバスと所定電位に一定時間接続される
ことになる。これにより、リードサイクル開始の検出時
から早い立ち上がりでデータバスが一定時間特定のレベ
ルとなるのでデータバスにおけるスレーブからマスタへ
のデータ転送を確実に低消費電力で可能となる。すなわ
ち、リードサイクルにおけるデータバスの中間レベルの
時間をプルアップ抵抗などの値に関係なく短縮すること
ができるものである。
段によりデータバスにおけるスレーブからマスタへのデ
ータ転送サイクルであるリードサイクルの開始を検出
し、この検出出力によりスイッチング手段が導通するこ
とにより、データバスと所定電位に一定時間接続される
ことになる。これにより、リードサイクル開始の検出時
から早い立ち上がりでデータバスが一定時間特定のレベ
ルとなるのでデータバスにおけるスレーブからマスタへ
のデータ転送を確実に低消費電力で可能となる。すなわ
ち、リードサイクルにおけるデータバスの中間レベルの
時間をプルアップ抵抗などの値に関係なく短縮すること
ができるものである。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１に示すようにその構成要素は従
来例と同じ機能を有するものは同一番号を付している。
１はマスタ、４はスレーブである。２はドライバ、９は
スイッチング素子としてのドライバである。３はレシー
バである。５はリードサイクルにおいて全てのドライバ
２および９がオフの時、データバス６の信号レベルを保
持するインピーダンス素子としてのプルアップ抵抗であ
る。７はマスタ１のリードサイクル開始を検出する検出
手段としてのリードサイクル検出回路、８はリードサイ
クル検出回路７からの検出信号によりドライバ９を一定
時間オン状態にする信号を発生するタイミング発生回路
である。
しながら説明する。図１に示すようにその構成要素は従
来例と同じ機能を有するものは同一番号を付している。
１はマスタ、４はスレーブである。２はドライバ、９は
スイッチング素子としてのドライバである。３はレシー
バである。５はリードサイクルにおいて全てのドライバ
２および９がオフの時、データバス６の信号レベルを保
持するインピーダンス素子としてのプルアップ抵抗であ
る。７はマスタ１のリードサイクル開始を検出する検出
手段としてのリードサイクル検出回路、８はリードサイ
クル検出回路７からの検出信号によりドライバ９を一定
時間オン状態にする信号を発生するタイミング発生回路
である。
【００１０】以上のようなデータ処理装置について、図
２を用いてその構成要素の関連動作について説明する。
図２に示すリードサイクルＡにおいて、リードサイクル
検出回路７がマスタ１のリードサイクル開始を検出する
と、タイミング発生回路２はｔ１の時間ドライバ９をオ
ン状態とし、データバスをハイレベルにドライブする。
次にデータバスはプルアップ抵抗５によりｔ２の時間ハ
イレベルに保持され、ｔ３の時間はマスタ１により選択
されたスレーブ４の内の一つに接続されているドライバ
２によりドライブされる。
２を用いてその構成要素の関連動作について説明する。
図２に示すリードサイクルＡにおいて、リードサイクル
検出回路７がマスタ１のリードサイクル開始を検出する
と、タイミング発生回路２はｔ１の時間ドライバ９をオ
ン状態とし、データバスをハイレベルにドライブする。
次にデータバスはプルアップ抵抗５によりｔ２の時間ハ
イレベルに保持され、ｔ３の時間はマスタ１により選択
されたスレーブ４の内の一つに接続されているドライバ
２によりドライブされる。
【００１１】つぎに、図２に示すリードサイクルＢでは
マスタ１により選択されるスレーブ４が存在せず、リー
ドサイクル１と同様にｔ１の時間ドライバ９がオン状態
となった後は、データバスはプルアップ抵抗５によりサ
イクル終了までのｔ２の時間ハイレベルに保持される。
またリードサイクルＡおよびＢにおいて、プルアップ抵
抗５はデータバス６のレベル保持のためにのみ使用され
る。従って、プルアップ抵抗５の値はデータバス６のレ
ベル保持に必要な値まで大きくすることが可能である。
マスタ１により選択されるスレーブ４が存在せず、リー
ドサイクル１と同様にｔ１の時間ドライバ９がオン状態
となった後は、データバスはプルアップ抵抗５によりサ
イクル終了までのｔ２の時間ハイレベルに保持される。
またリードサイクルＡおよびＢにおいて、プルアップ抵
抗５はデータバス６のレベル保持のためにのみ使用され
る。従って、プルアップ抵抗５の値はデータバス６のレ
ベル保持に必要な値まで大きくすることが可能である。
【００１２】本発明の実施例ではリードサイクルの開始
を検出したが、ライトサイクルにおいても同様の課題を
有する場合は同様の効果を有することはいうまでもな
い。また、リードサイクルの開始を検出する検出手段と
してリードサイクル検出回路７を使用したが、バスマス
タよりリードサイクルの開始を示す信号が出力されてい
る場合はこの検出手段として使用してもよい。
を検出したが、ライトサイクルにおいても同様の課題を
有する場合は同様の効果を有することはいうまでもな
い。また、リードサイクルの開始を検出する検出手段と
してリードサイクル検出回路７を使用したが、バスマス
タよりリードサイクルの開始を示す信号が出力されてい
る場合はこの検出手段として使用してもよい。
【００１３】また、データバスに対し一定時間特定のレ
ベルを出力する手段として、本実施例ではタイミング発
生回路８とドライバ９を使用したが、ドライバ９に代え
てトランジスタを使用することも可能である。
ベルを出力する手段として、本実施例ではタイミング発
生回路８とドライバ９を使用したが、ドライバ９に代え
てトランジスタを使用することも可能である。
【００１４】
【発明の効果】以上の説明から明らかなように本発明の
データ処理装置は、リードサイクルの開始を検出する検
出手段と、この検出手段により動作するスイッチング素
子をもうけることにより、リードサイクル開始の検出時
から早い立ち上がりでデータバスが一定時間特定のレベ
ルとなるのでデータバスにおけるスレーブからマスタへ
のデータ転送を確実にすることができる。このように、
特にリードサイクルにおいて簡単な回路構成によりプル
アップ抵抗などのレベル固定用抵抗の値に影響されるこ
となくデータバスが中間レベルとなる時間を短縮し、低
消費電力のデータ処理装置を提供できる。
データ処理装置は、リードサイクルの開始を検出する検
出手段と、この検出手段により動作するスイッチング素
子をもうけることにより、リードサイクル開始の検出時
から早い立ち上がりでデータバスが一定時間特定のレベ
ルとなるのでデータバスにおけるスレーブからマスタへ
のデータ転送を確実にすることができる。このように、
特にリードサイクルにおいて簡単な回路構成によりプル
アップ抵抗などのレベル固定用抵抗の値に影響されるこ
となくデータバスが中間レベルとなる時間を短縮し、低
消費電力のデータ処理装置を提供できる。
【図１】本発明の一実施例のデータ処理装置の構成を示
すブロック図
すブロック図
【図２】同実施例のデータ処理装置の動作説明のための
タイミング図
タイミング図
【図３】従来のデータ処理装置の構成を示すブロック図
【図４】同従来のデータ処理装置の動作説明のためのタ
イミング図
イミング図
１ マスタ ２ ドライバ ３ レシーバ ４ スレーブ ５ プルアップ抵抗 ６ データバス ７ リードサイクル検出回路 ８ タイミング発生回路 ９ ドライバ
Claims (1)
- 【請求項１】データバスにおけるスレーブからマスタへ
のデータ転送サイクルであるリードサイクルの開始を検
出する検出手段と、前記検出手段の出力により動作する
スイッチング手段と、前記スイッチング手段と並列に接
続されたインピーダンス素子とを具備し、前記スイッチ
ング手段とインピーダンス素子の並列回路が前記データ
バスと所定電位間に接続されるとともに前記スイッチン
グ手段が前記リードサイクルの開始から一定時間導通す
るようにしたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054943A JPH05257576A (ja) | 1992-03-13 | 1992-03-13 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054943A JPH05257576A (ja) | 1992-03-13 | 1992-03-13 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257576A true JPH05257576A (ja) | 1993-10-08 |
Family
ID=12984733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054943A Pending JPH05257576A (ja) | 1992-03-13 | 1992-03-13 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257576A (ja) |
-
1992
- 1992-03-13 JP JP4054943A patent/JPH05257576A/ja active Pending
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