JPH05250522A - データ記憶システムのデータ書込方式 - Google Patents

Abstract

(57)【要約】 【目的】データ書込エラーやポインタ更新エラーを起し
ても適切に対応してデータ書込の信頼性を向上する。 【構成】メモリ１４内に第１データエリア１６−１と第
２データエリア１６−２の２つを設けると共に、今回の
書込みで第１及び第２データエリア１６−１，１６−２
のどちらが有効かを示すポインタエリア２０を設け、ア
クセス制御手段２２はリーダライタ１２）でデータ書込
を行う際にポインタエリア２０の参照により有効なデー
タエリアを判定して第１及び第２データエリア１６−
１，１６−２に交互にデータを書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リーダライタからデー
タキャリアに設けたメモリにデータを書込むデータ記憶
システムのデータ書込方式に関する。

【０００２】

【従来の技術】従来、リーダライターと電磁誘導結合に
より非接触結合でデータの書込み又は読出しができるデ
ータキャリアを用いたデータ記憶システムとしては、例
えば図５のメモリパッケージシステムが知られている
（特開平１−１６−２４７８１号等）。

【０００３】図５のシステムでは、リーダライタ１２の
コイル３４ａ，３４ｂに対しデータキャリア１０に設け
たコイル３６を近接させた状態で、アクセス制御部２２
からのアクセス情報をデータ伝送部３２で周波数変調し
て電磁誘導結合によりデータキャリア１０のデータ伝送
部３８を介してメモリ制御部４２に送り、同時にコイル
３６の信号を整流回路４０で整流して電源電圧Ｖccを作
り出し、メモリ制御部４２はコマンド解析結果に基づい
てメモリ部１４に対するリードアクセス又はライトアク
セスを実行する。尚、メモリ制御部４２とメモリ部１４
はＥ² ＰＲＯＭ等の不揮発性メモリが使用される。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のデータキャリアのデータ書込方式にあって
は、図６（ａ）の斜線部に示すように、メモリ部１４の
特定アドレスＡｉを指定して以前に書込んでいたデータ
の上に重ね書きしているため、書込み動作において失敗
が起こると、前のデータが消えてしまい、復旧ができな
いという不具合がある。

【０００５】この不具合を解消するため、図６（ｂ）に
示すように、メモリ部１４にポインタエリア２０と複数
のデータエリア１６−１，１６−２，・・・１６−ｎを
設け、データ書込毎にポインタエリア２０のアドレスを
Ａ１，Ａ２，・・・Ａｎと順次インクリメントしてデー
タエリア１６−１〜１６−ｎの順番にデータを書込みを
繰り返すようにした方式が提案されている。

【０００６】このデータ書込方式によれば、例えば３番
目のデータエリア１６−３の書込中にエラーが起きてデ
ータが消えても、それ以外の前後のエリア１６−１，１
６−２及び１６−４〜１６−ｎのデータは有効であるこ
とから、被害を最小限に抑えることがてぎる。しかし、
ポインタエリア２０の更新中に更新エラーが起こると、
データエリアのアドレスが全く判らなくなり、データエ
リア１６−１〜１６−ｎを全て調べてどのポインタアド
レスが適当なのかを判断しなくてはならず、また初期時
にメモリ部１４の全エリアのイニシャライズが必要にな
る。

【０００７】更にポインタ更新時にリーダライタ１２の
有効通信可能距離からデータキャリア１０が離れてアク
セスできない状態になると、ポインタエラーによる被害
が大きくなる。例えば、非接触データキャリアを用いた
のプリペイシステムにおいては、ポインタが変わると、
いくつ前のデータを使用するか判らず、また書込エラー
を起こしたポインタエリア２０のデータを使用してアク
セスすると、間違ったポインタアドレスを正しい値とし
て誤ったエリアにデータ書込んでしまうという問題点が
あった。

【０００８】本発明は、このような従来の問題点に着目
してなされたもので、データ書込エラーやポインタ更新
エラーを起しても適切に対応してデータ書込の信頼性を
向上するようにしたデータ記憶システムのデータ書込方
式を提供することを目的とする。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明は、データを記憶するメモリ１４
を設けたデータキャリア１０と、データキャリア１０に
対しデータの書込み及び読出しを行うリーダライタ１２
とを備えた非接触データ記憶システムを対象とする。

【００１０】このようなデータ記憶システムにつき本発
明のデータ書込方式にあっては、メモリ１４内に第１デ
ータエリア１６−１と第２データエリア１６−２の２つ
を設けると共に、第１及び第２データエリア１６−１，
１６−２のどちらが有効かを示すアドレス情報をポイン
タエリア２０を設け、リーダライタ１２でデータ書込を
行う際にポインタエリア２０の参照により有効なデータ
エリアを判定して第１及び第２データエリア１６−１，
１６−２に交互にデータを書込むアクセス制御手段２２
を設けたことを特徴とする。

【００１１】ここでアクセス制御手段２２は、書込時に
まずメモリ１４のポインタエリア２０のデータを読出し
て第１又は第２データエリア１６−１，１６−２のアド
レスを認識するポインタ読出部２４と、ポインタ読出部
２４で第１データエリア１６−１のアドレスＡ₁ を認識
した場合には、アドレスＡ₁ に所定値Ｋを加算して第２
データエリア１６−２のアドレスＡ₂ を求め、またポイ
ンタ読出部２４で第２データエリア１６−２のアドレス
Ａ₂ を認識した場合には、アドレスＡ₂ から所定値Ｋを
減算して第１データエリア１６−２のアドレスＡ₁ を求
め、このアドレス計算で求めた第１又は第２データエリ
アのアドレスＡ₁ ，Ａ₂ を指定して新たなデータを書込
むデータ書込部２６と、データ書込部２６による書込完
了時にポインタエリア２０に今回書込を行ったアドレス
を書込むポインタ更新部２８とを設けたことを特徴とす
る。

【００１２】さらに、アクセス制御部２２はデータ書込
部２６によるアドレス計算が第１データエリア１６−１
のアドレス算出か第２データエリア１６−２のアドレス
算出かを記憶し、ポインタ更新部２８による更新エラー
の発生後のデータ書込時には、ポインタエリア２０のア
ドレスに関わらず前回記憶したアドレス算出結果に基づ
いて有効なデータエリアを判定することを特徴とする。

【００１３】

【作用】このような構成を備えた本発明のデータ記憶シ
ステムのデータ書込方式によれば、２つあるデータエリ
アのいずれかの書込みに失敗しても、ポインタエリアは
前のままで何ら状態が変化しておらず、再度アクセスし
て正しいデータを書込むことができる。

【００１４】またポインタを更新する時に失敗しても、
２つのデータエリアのデータが有効に残っており、最新
に書込みが済んだ側のアドレスとするようにポインタエ
リアに再書込することで、正しいポインタアドレスに更
新できる。更に、ポインタのアドレスは２通りしか考え
られないため、ポインタエリアの更新エラーが発生して
も、最初のポインタアドレスが判っていれば、何回目の
ポインタ更新かで正しいポインタアドレスが判り、全て
対応できる。

【００１５】更にまた、ポインタ更新中にデータキャリ
アにアクセスできなくなっても、最悪でも１つ前のポイ
ンタアドレスとなっており、エラー発生による被害を最
小限に食い止めることができる。

【００１６】

【実施例】図２は本発明の一実施例を示した実施例構成
図である。図２において、１０はコインあるいはカード
状に作られた可般自在な非接触型のデータキャリア、１
２はデータキャリア１０に対しデータの書込みまたは読
出しを行うリーダライタである。

【００１７】リーダライタ１２にはアクセス制御手段と
してのＭＰＵ２２、変調回路４４及び復調回路４６を備
えたデータ伝送部３２、共通コアに巻いた送信コイル３
４ａと受信コイル３４ｂ、更にホストコンピュータに対
する上位インタフェース４８を備える。ＭＰＵ２２によ
るデータキャリア１０に対するライトアクセス（書込制
御）はポインタアドレスを判定するためのリードアクセ
ス及びデータを書込むためのライトアクセスの順番で行
う。ポインタアドレスを判定するためのリードアクセス
は、 チップセレクト信号をＯＮ リードコマンド０１１０の発行 アドレス発行 データ受信（複数アドレス分） チップセレクト信号ＯＦＦ の順番に行われる。またライトアクセスは、 チップセレクト信号をＯＮ ライトコマンド０１０１の発行 アドレス発行 データ送信（複数アドレス分） チップセレクト信号ＯＦＦ の順番に行われる。

【００１８】リーダライタ１２のデータ伝送部３２に設
けた変調回路４４はデータキャリア１０に対するコマン
ド、アドレス、データ等の送信データをデータビット
０，１に対応して予め定めた異なる周波数ｆ１，ｆ２で
周波数変調するＦＳＫ変調を行って送信コイル３４ａに
供給する。また、復調回路４６としてはデータキャリア
１０からの返送データがスペクトラム拡散変調されてい
ることから、これに対応した復調を受信コイル３４ｂか
らの受信信号に対し施し、返送データをビット単位に復
調してＭＰＵ２２に出力する。

【００１９】次にデータキャリア１０を説明すると、デ
ータキャリア１０には単一のコイル３６、コイル３６の
送信と受信を切り替える切替スイッチ５０、復調回路５
２、切替回路５４及び変調回路５６を備えたデータ伝送
部３８、Ｅ² ＰＲＯＭを用いたメモリ制御部４２とメモ
リ部１４、および整流回路４０が設けられる。メモリ制
御部４２にはチップセレクト端子ＣＳ、クロック端子Ｃ
ＬＫ、データ入力端子ＤＩ、データ出力端子ＤＯが設け
られる。データ出力端子ＤＯはメモリ制御部４２に設け
た３ステートバッファ５８の出力が接続され、３ステー
トバッファ５８の制御端子に対するデセーブル（dis-en
able）状態でデータ出力端子ＤＯはハイインピーダンス
状態に置かれ、制御端子がイネーブル状態になると３ス
テートバッファ５８の入力ビット１，０に応じてデータ
出力端子ＤＯはＨレベルまたはＬレベルとなる。

【００２０】コイル３６の送信と受信を切り替える切替
スイッチ５０は切替回路５４により制御され、次の３つ
のモードで制御される。 スタンバイモード リーダライタ１２からアクセスがない状態では受信側ａ
に切替っている。 リードモード リーダライタ１２からリードコマンド０１１０及びアド
レスを受けると、チップセレクト信号をオフするまで送
信側ｂに切替わっている。

【００２１】ライトモード リーダライタ１２からライトコマンド０１０１、アドレ
ス、書込データを受けると、チップセレクト信号をオフ
するまで受信側ａに切替わっている。 データ伝送回路３８に設けた復調回路５２はコイル３６
で受信したリーダライタ１２からのＦＳＫ変調された受
信信号を復調してチップセレクト信号、クロック信号及
びアクセス信号を復調し、並列的にメモリ制御部４２に
出力する。また、変調回路５６はメモリ制御４２のデー
タ出力端子ＤＯからの信号をＨレベルまたはＬレベルに
応じてスペクトラム拡散変調してコイル３６よりリーダ
ライタ１２に送信する。

【００２２】このスペクトラム拡散変調としては、例え
ばデータビット１（Ｈレベル）で所定のワード長のＭ系
列信号を送信し、データビット０（Ｌレベル）でＭ系列
信号の送信を停止すればよい。このようなＭ系列信号を
使用したスペクトラム拡散変調信号の送信に対しリーダ
ライタ１２側に設けた復調回路４６には、送信側のＭ系
列信号と同じ基準Ｍ系列信号が設定されており、受信コ
イル３４ｂの受信信号をＭ系列信号と同じワード長のシ
フトレジスタに順次投入しながら、基準Ｍ系列信号との
間でワード単位に積和計算を行って自己相関を求め、自
己相関のピーク値が得られたときにＭ系列信号の受信と
判別し、データビット１（Ｈレベル）をＭＰＵ２２に出
力し、自己相関のピーク値が得られない場合にはデータ
ビット０（Ｌレベル）をＭＰＵ２２に各々ビット単位に
出力する。

【００２３】更にデータキャリア１０には整流回路４０
が設けられ、切替スイッチ５０を受信側ａに切り替えた
状態でコイル３６に得られる受信信号を整流して直流電
源電圧Ｖccを出力し、データキャリア１０の各回路部に
対する電源供給を行っている。更に、図２の実施例にあ
っては、メモリ部１４内には、第１データエリア１６−
１と第２データエリア１６−２の２つが設けられ、更に
書込エリアのポインタアドレスを格納したポインタエリ
ア２０が設けられる。

【００２４】このようなメモリ部１４の構成に対応して
リーダライタ１２のＭＰＵ２２にはプログラム制御によ
り実現されるポインタ読出部２４、データ書込部２６、
ポインタ更新部２８およびデータ読出部３０としての機
能が設けられる。ポインタ読出部２４は書込みに先立っ
てメモリ部１４のポインタエリア２０のデータを読出し
て第１又は第２データエリア１６−１，１６−２のアド
レスを認識する。

【００２５】またデータ書込部２６は、ポインタ読出部
２４で第１データエリア１６−１のアドレスＡ₁ を認識
した場合には、アドレスＡ₁ に所定値Ｋを加算し、 Ａ₂ ＝Ａ₁ ＋Ｋ として第２データエリアのアドレスＡ₂ を求める。但
し、Ａ₁ ＞Ａ₂ とする。またポインタ読出部２４で第２
データエリア１６−２のアドレスＡ₂ を認識した場合に
は、アドレスＡ₂ から所定値Ｋを減算し、 Ａ₁ ＝Ａ₂ −Ｋ としてデータエリアのアドレスＡ₁ を求める。更に、こ
のアドレス計算で求めた第１又は第２データエリアのア
ドレスＡ₁ 、Ａ₂ を指定して新たなデータ書込みを実行
する。

【００２６】ポインタ更新部２８は、データ書込部２６
による書込完了時にポインタエリア２０に今回書込みを
行ったアドレスを書込むポインタ更新を行う。尚、デー
タ読出部３０は通常のリードアクセスを実行する。図３
は本発明のデータ書込制御を示したフローチャートであ
る。リーダライタ１２のＭＰＵ２２で例えば上位装置か
らのライトコマンドが受信されると、まず図３のステッ
プＳ１でポインタ読出部２４がメモリ部１４のポインタ
エリア２０をリードし、ポインタエリア２０にそのとき
格納されている第１データエリア１６−１のポインタア
ドレスＡ₁ または第２データエリア１６−２のポインタ
アドスレＡ₂ を認識する。

【００２７】いまリードデータからステップＳ２で第１
データエリア１６−１のアドレスＡ ₁ を判別したとする
と、ステップＳ３に進んで第２データエリア１６−２の
アドレスＡ₂ を定数Ｋを加算することで算出する。続い
てステップＳ４で算出したアドレスＡ₂ により第２デー
タエリア１６−２を指定してデータの書込みを実行す
る。データ書込みが完了したならば、ステップＳ５に進
んでポインタ更新部２８がステップＳ４でデータ書込み
が行われた第２データエリア１６−２のアドレスＡ₂ を
書込むポインタ更新を行う。

【００２８】次にリーダライタ１２のＭＰＵ２２が上位
装置からのライトコマンドを再度受信したとすると、ス
テップＳ１でポインタ読出部２４がメモリ部１４のポイ
ンタエリア２０をリードする。このときポインタエリア
２０には前回更新した第２データエリア１６−２のポイ
ンタアドスレＡ₂ が格納されており、ステップＳ２でこ
れを判別してステップＳ６に進む。

【００２９】ステップＳ６では読出した第２データエリ
ア１６−２のアドレスＡ₂ から定数Ｋを減算して第１デ
ータエリア１６−１のアドレスＡ₁ を算出する。続いて
ステップＳ６で算出したアドレスＡ₁ により第１データ
エリア１６−１を指定してデータの書込みを実行する。
データ書込みが完了したならば、ステップＳ８に進んで
ポインタ更新部２８がステップＳ７でデータ書込みが行
われた第１データエリア１６−１のアドレスＡ₁ を書込
むポインタ更新を行う。

【００３０】以下、ライトコマンドを受信する毎にステ
ップＳ１，Ｓ２，Ｓ３〜Ｓ５の処理と、ステップＳ１，
Ｓ２，Ｓ６〜Ｓ８の処理を交互に実行する。さらにステ
ップＳ３又はＳ７のアドレス計算が加算か減算かをリー
ダライタ１２のＭＰＵ２２は次の処理サイクルまで認識
しており、ポインタエリア２０にエラーが起きても正し
いポインタアドレスを復旧できるようにしている。

【００３１】ここでエラー発生時の処理を説明すると次
のようになる。いま第２データエリア１６−２に対する
データ書込中に書込エラーが発生したとする。この書込
エラーにより第２データエリア１６−２のデータは消え
てしまうが、ポインタエリア２０のアドレスおよび第１
データエリア１６−１のデータは共に変化せずに正しい
値であり、第２データエリア１６−２のデータ書込みを
リトライすることで正しいデータ書込みができる。

【００３２】次に第２データエリア１６−２のデータ書
込みに成功した後にポインタエリア２０にアドレスＡ₂
を書込むポインタ更新時にエラーが発生した場合には、
同様にポイント更アドレスＡ₂ をリトライにより再度書
込めばよい。更に、ポイント更新時にデータキャリア１
０がリーダライタ１２から離れ、通信可能距離の外に移
動することでアクセス不能な状態になった場合には、リ
トライによってもポインタ更新ができない。しかし、ポ
インタ更新に失敗するような最悪な状態でも、ポインタ
エリア２０のアドレスは１つ前の値であり、正しい値を
容易に推測できるために、ポインタ更新エラーで発生す
る被害を最小限に抑えることができる。

【００３３】更に、ポインタアドレスとしてはアドレス
Ａ₁ とＡ₂ の２通りしか考えられないので、ポインタエ
リア２０の書込エラーが発生した場合にも、偶然に正し
い値が書かれてしまうような確率が極めて低く、ポイン
タアドレスの異常をリーダライタ１２のＭＰＵ２２で認
識し、保持している前回のアドレス計算の結果から、減
算であったならば次回のポインタアドレスをアドレスＡ
₁ と推定、また加算であったならば次回のポインタアド
レスをアドレスＡ₂ と推定して、正しいポインタアドレ
スを復元できる。

【００３４】図４は本発明の他の実施例を示した実施例
構成図であり、この実施例にあっては、本発明のデータ
書込を実現するポインタ読出部２４、データ書込部２
６、およびデータ書込部２８の機能をデータキャリア側
に設けたことを特徴とし、それ以外の構成および動作も
図２の実施例と同じである。またリーダライタ１２のＭ
ＰＵ２２には通常のデータ読出部３０とデータ書込部６
０が設けられ、またデータキャリア１０のメモリ制御部
４２にも通常のデータ読出部６２が設けられる。

【００３５】

【発明の効果】以上説明してきたように本発明によれ
ば、書込みエラーに対し復旧が行ない易く、またポイン
タ更新エラーの発生時の被害を少なくできる。更にデー
タエリアの対応ポインタが２つと少ないことにから、ポ
インタ更新エラーの発見の確率が高まり、より高いデー
タの信頼性と安全性が保証される。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明の実施例構成図

【図３】本発明の書込制御を示したフローチャート

【図４】本発明の他の実施例を示した実施例構成図

【図５】従来装置の説明図

【図６】従来のデータ書込方式の説明図

【符号の説明】

１０：データキャリア １２：リーダライタ １４：メモリ（メモリ部） １６−１：第１データエリア １６−２：第２データエリア ２０：ポインタエリア ２２：アクセス制御部 ２４：ポインタ読出部 ２６：データ書込部 ２８：ポインタ更新部 ３０，６２：データ読出部 ３２，３８：データ伝送部 ３４−１，３４−２，３６：コイル ４０：整流回路 ４２：メモリ制御部 ４４，５６：変調回路 ４６，５６：復調回路 ４８：上位インタフェース ５０：切替スイッチ ５４：切替回路 ５８：３ステートバッファ ６０：データ書込部

Claims (3)

【特許請求の範囲】
1. 【請求項１】データを記憶するメモリ（１４）を設けた
   データキャリア（１０）と、該データキャリア（１０）
   に対しデータの書込み及び読出しを行うリーダライタ
   （１２）とを備えた非接触データ記憶システムに於い
   て、 前記メモリ（１４）内に第１データエリア（１６−１）
   と第２データエリア（１６−２）の２つを設けると共
   に、該第１及び第２データエリア（１６−１，１６−
   ２）のどちらが有効かを示すポインタエリア（２０）を
   設け、リーダライタ（１２）でデータ書込を行う際に前
   記ポインタエリア（２０）の参照により有効なデータエ
   リアを判定して前記第１及び第２データエリア（１６−
   １，１６−２）に交互にデータを書込むアクセス制御手
   段（２２）を設けたことを特徴とするデータ記憶システ
   ムのデータ書込方式。
2. 【請求項２】請求項１記載のデータ記憶システムのデー
   タ書込方式に於いて、前記アクセス制御手段（２２）
   は、 書込時に、まず前記メモリ（１４）のポインタエリア
   （２０）のデータを読出して前記第１又は第２データエ
   リア（１６−１，１６−２）のアドレスを認識するポイ
   ンタ読出部（２４）と、 該ポインタ読出部（２４）で第１データエリア（１６−
   １）のアドレス（Ａ₁）を認識した場合には、該アドレ
   ス（Ａ₁ ）に所定値（Ｋ）を加算して前記第２データエ
   リアのアドレス（Ａ₂ ）を求め、また前記ポインタ読出
   部（２４）で第２データエリア（１６−２）のアドレス
   （Ａ₂ ）を認識した場合には、該アドレス（Ａ₂ ）から
   所定値（Ｋ）を減算して前記第１データエリアのアドレ
   ス（Ａ₁）を求め、該アドレス計算で求めた第１又は第
   ２データエリアのアドレス（Ａ₁，Ａ₂ ）を指定して新
   たなデータを書込むデータ書込部（２６）と、 該データ書込部（２６）による書込完了時に前記ポイン
   タエリア（２０）に今回書込みを行ったアドレスを書込
   むポインタ更新部（２８）とを設けたことを特徴とする
   データ記憶システムのデータ書込方式。
3. 【請求項３】請求項２記載のデータ記憶システムのデー
   タ書込方式に於いて、前記アクセス制御部（２２）は、
   データ書込部（２６）によるアドレス計算が第１データ
   エリア（１６−１）のアドレス算出か第２データエリア
   （１６−２）のアドレス算出かを記憶し、前記ポインタ
   更新部（２８）による更新エラーの発生後のデータ書込
   時には、ポインタエリア（２０）のアドレスに関わらず
   前回の記憶したアドレス算出結果に基づいて有効なデー
   タエリアを判定することを特徴とするデータ記憶システ
   ムのデータ書込方式。