JPH05235655A - 高周波用増幅回路 - Google Patents
高周波用増幅回路Info
- Publication number
- JPH05235655A JPH05235655A JP3217592A JP3217592A JPH05235655A JP H05235655 A JPH05235655 A JP H05235655A JP 3217592 A JP3217592 A JP 3217592A JP 3217592 A JP3217592 A JP 3217592A JP H05235655 A JPH05235655 A JP H05235655A
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- JP
- Japan
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- gate
- high frequency
- bias line
- drain
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- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】自己発振を防止して動作を安定化させると共
に、高密度実装を図る。 【構成】ハイブリッドＩＣ等の基板２１上に、高周波用
増幅素子であるＦＥＴ２２を実装すると共に、そのドレ
イン側バイアスライン２８上にフェライト等の磁性体３
２を載置する。
に、高密度実装を図る。 【構成】ハイブリッドＩＣ等の基板２１上に、高周波用
増幅素子であるＦＥＴ２２を実装すると共に、そのドレ
イン側バイアスライン２８上にフェライト等の磁性体３
２を載置する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばハイブリッドＩ
Ｃ（集積回路）上に実装される場合に好適な高周波用増
幅回路に係り、特に、高密度実装を図った高周波用増幅
回路に関する。
Ｃ（集積回路）上に実装される場合に好適な高周波用増
幅回路に係り、特に、高密度実装を図った高周波用増幅
回路に関する。
【０００２】
【従来の技術】従来、この種のハイブリッドＩＣの高周
波用増幅回路の一例としては図２に示すように構成され
たものがある。これは基板１の表面上に、例えば高周波
用増幅素子であるＦＥＴ（電界効果型トランジスタ）２
を実装すると共に、そのゲート３に電気的に接続された
入力信号ライン４およびゲート側バイアスライン５と、
ドレイン６に電気的に接続された出力信号ライン７およ
びドレイン側バイアスライン８とをそれぞれ形成してい
る。
波用増幅回路の一例としては図２に示すように構成され
たものがある。これは基板１の表面上に、例えば高周波
用増幅素子であるＦＥＴ（電界効果型トランジスタ）２
を実装すると共に、そのゲート３に電気的に接続された
入力信号ライン４およびゲート側バイアスライン５と、
ドレイン６に電気的に接続された出力信号ライン７およ
びドレイン側バイアスライン８とをそれぞれ形成してい
る。
【０００３】また、複数のソース９を、複数のスルーホ
ール１０をそれぞれ介して基板１の裏面側のグランドパ
ターン１１に電気的に接続することによりアースしてお
り、図３に示すようにゲート３とドレイン６間にバイア
ス電圧を印加することにより、入力信号ライン４からの
入力信号を増幅して出力信号ライン７へ出力するように
なっている。
ール１０をそれぞれ介して基板１の裏面側のグランドパ
ターン１１に電気的に接続することによりアースしてお
り、図３に示すようにゲート３とドレイン６間にバイア
ス電圧を印加することにより、入力信号ライン４からの
入力信号を増幅して出力信号ライン７へ出力するように
なっている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の高周波用増幅回路では、アースされたグラン
ドパターン１１を大型化することにより、ＦＥＴ２のソ
ース９とグランドパターン１１との間のインダクタンス
成分と、ゲート３とドレイン６との間の容量成分を小さ
くして、ドレイン６側からの信号が空中を伝搬してソー
ス９とゲート３に流入する信号を低減している。つま
り、自己発振を防止させて動作の安定化を図っている。
うな従来の高周波用増幅回路では、アースされたグラン
ドパターン１１を大型化することにより、ＦＥＴ２のソ
ース９とグランドパターン１１との間のインダクタンス
成分と、ゲート３とドレイン６との間の容量成分を小さ
くして、ドレイン６側からの信号が空中を伝搬してソー
ス９とゲート３に流入する信号を低減している。つま
り、自己発振を防止させて動作の安定化を図っている。
【０００５】このために、ゲート３とドレイン６との間
に比較的大きなグランドパターン１１を形成する必要が
あり、そのために実装密度が低下するという課題があ
る。
に比較的大きなグランドパターン１１を形成する必要が
あり、そのために実装密度が低下するという課題があ
る。
【０００６】そこで本発明はこのような事情を考慮して
なされたもので、その目的は自己発振を防止して増幅動
作を安定させると共に、高密度実装を図ることができる
高周波用増幅回路を提供することにある。
なされたもので、その目的は自己発振を防止して増幅動
作を安定させると共に、高密度実装を図ることができる
高周波用増幅回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために次のように構成される。
決するために次のように構成される。
【０００８】つまり本発明は、高周波用増幅素子と、そ
の入・出力側のバイアスラインとを有する高周波用増幅
回路において、前記出力側バイアスライン上に、磁性体
を設置したことを特徴とする。
の入・出力側のバイアスラインとを有する高周波用増幅
回路において、前記出力側バイアスライン上に、磁性体
を設置したことを特徴とする。
【０００９】
【作用】高周波増幅素子からの出力信号が出力側から空
中へ伝播する前に、出力側バイアスライン上の磁性体に
より吸収される。このために、高周波増幅素子からの出
力信号がその入力側へフィードバックして自己発振する
のを防止して動作を安定させることができる。
中へ伝播する前に、出力側バイアスライン上の磁性体に
より吸収される。このために、高周波増幅素子からの出
力信号がその入力側へフィードバックして自己発振する
のを防止して動作を安定させることができる。
【００１０】また、本発明は従来例のようにグランドパ
ターンを増大させずに自己発振を防止することができる
ので、グランドパターンの小型化を図って実装密度を高
めることができる。
ターンを増大させずに自己発振を防止することができる
ので、グランドパターンの小型化を図って実装密度を高
めることができる。
【００１１】
【実施例】以下、本発明の実施例を図１に基づいて説明
する。
する。
【００１２】図１は本発明の一実施例の要部平面図であ
り、図において、高周波用増幅回路２０はハイブリッド
ＩＣ等の基板２１の表面上に、高周波用増幅素子である
例えばＦＥＴ（電界効果型トランジスタ）２２を実装す
ると共に、そのゲート２３に電気的に接続された入力信
号ライン２４およびゲート側バイアスライン２５と、ド
レイン２６に電気的に接続された出力信号ライン２７お
よびドレイン側バイアスライン２８とをそれぞれ形成し
ている。
り、図において、高周波用増幅回路２０はハイブリッド
ＩＣ等の基板２１の表面上に、高周波用増幅素子である
例えばＦＥＴ（電界効果型トランジスタ）２２を実装す
ると共に、そのゲート２３に電気的に接続された入力信
号ライン２４およびゲート側バイアスライン２５と、ド
レイン２６に電気的に接続された出力信号ライン２７お
よびドレイン側バイアスライン２８とをそれぞれ形成し
ている。
【００１３】また、複数のソース２９の少なくとも１つ
を単一のスルーホール３０を介して基板２１の裏面側の
単一で小型のグランドパターン３１に電気的に接続する
ことによりアースしており、ゲート側バイアスライン２
５とドレイン側バイアスライン２８とを介してゲート２
３とドレイン２６間にバイアス電圧をそれぞれ印加する
ことにより、入力信号ライン２４からの入力信号を増幅
して出力信号ライン２７へ出力するようになっている。
を単一のスルーホール３０を介して基板２１の裏面側の
単一で小型のグランドパターン３１に電気的に接続する
ことによりアースしており、ゲート側バイアスライン２
５とドレイン側バイアスライン２８とを介してゲート２
３とドレイン２６間にバイアス電圧をそれぞれ印加する
ことにより、入力信号ライン２４からの入力信号を増幅
して出力信号ライン２７へ出力するようになっている。
【００１４】そして、出力側であるドレイン側バイアス
ライン２８上に、フェライト等高周波帯によって損失の
大きな磁性体３２を載置する。
ライン２８上に、フェライト等高周波帯によって損失の
大きな磁性体３２を載置する。
【００１５】したがって、ＦＥＴ２２の出力側から空中
へ伝搬しようとする信号がドレイン側バイアスライン２
８上の磁性体３０により吸収される。
へ伝搬しようとする信号がドレイン側バイアスライン２
８上の磁性体３０により吸収される。
【００１６】このために、ＦＥＴ２２の出力信号がその
ゲート２３やソース２９へ流れ込み、フィードバックす
るのを防止することができるので、ＦＥＴ２２の自己発
振を防止して動作を安定させることができる。
ゲート２３やソース２９へ流れ込み、フィードバックす
るのを防止することができるので、ＦＥＴ２２の自己発
振を防止して動作を安定させることができる。
【００１７】また、本実施例では従来例のようにグラン
ドパターン３１を大型化することにより自己発振を防止
していないので、図１に示すようにスルーホール３０を
単一に減らすうえに、グランドパターン３１を小型化し
て実装密度を高めることができる。
ドパターン３１を大型化することにより自己発振を防止
していないので、図１に示すようにスルーホール３０を
単一に減らすうえに、グランドパターン３１を小型化し
て実装密度を高めることができる。
【００１８】
【発明の効果】以上説明したように本発明は、高周波用
増幅素子の出力側から空中へ伝播しようとする出力信号
を、出力側バイアス回路上の磁性体により吸収するの
で、出力信号が入力側へフィードバックして自己発振す
るのを防止して動作を安定させることができる。
増幅素子の出力側から空中へ伝播しようとする出力信号
を、出力側バイアス回路上の磁性体により吸収するの
で、出力信号が入力側へフィードバックして自己発振す
るのを防止して動作を安定させることができる。
【００１９】したがって本発明は、自己発振を防止する
ために、グランドパターンを大型化する必要がないの
で、そのグランドパターンを小型化して実装密度を高め
ることができる。
ために、グランドパターンを大型化する必要がないの
で、そのグランドパターンを小型化して実装密度を高め
ることができる。
【図１】本発明に係る高周波用増幅回路の要部平面図。
【図２】従来例の一部平面図。
【図３】図２で示す高周波用増幅回路の回路図。
２０ 高周波用増幅回路 ２１ 基板 ２２ ＦＥＴ ２３ ゲート ２４ 入力信号ライン ２５ ゲート側バイアスライン ２６ ドレイン ２７ 出力信号ライン ２８ ドレイン側バイアスライン ２９ ソース ３０ スルーホール ３１ グランドパターン ３２ 磁性体
Claims (1)
- 【請求項１】 高周波用増幅素子と、その入・出力側の
バイアスラインとを有する高周波用増幅回路において、
前記出力側バイアスライン上に、磁性体を設置したこと
を特徴とする高周波用増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217592A JPH05235655A (ja) | 1992-02-19 | 1992-02-19 | 高周波用増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217592A JPH05235655A (ja) | 1992-02-19 | 1992-02-19 | 高周波用増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235655A true JPH05235655A (ja) | 1993-09-10 |
Family
ID=12351605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217592A Pending JPH05235655A (ja) | 1992-02-19 | 1992-02-19 | 高周波用増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736902A2 (en) * | 1995-04-05 | 1996-10-09 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit device and method for fabricating integrated circuit device |
| EP0739034A3 (en) * | 1995-04-20 | 1999-07-14 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit device and fabricating method thereof |
-
1992
- 1992-02-19 JP JP3217592A patent/JPH05235655A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736902A2 (en) * | 1995-04-05 | 1996-10-09 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit device and method for fabricating integrated circuit device |
| EP0736902A3 (en) * | 1995-04-05 | 1997-10-29 | Mitsubishi Electric Corp | Integrated circuit arrangement and manufacturing process |
| EP1059666A1 (en) * | 1995-04-05 | 2000-12-13 | Mitsubishi Denki Kabushiki Kaisha | Monolithic semiconductor integrated circuit device |
| EP0739034A3 (en) * | 1995-04-20 | 1999-07-14 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit device and fabricating method thereof |
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