JP3250314B2 - マイクロ波半導体集積回路 - Google Patents
マイクロ波半導体集積回路Info
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- JP3250314B2 JP3250314B2 JP08564193A JP8564193A JP3250314B2 JP 3250314 B2 JP3250314 B2 JP 3250314B2 JP 08564193 A JP08564193 A JP 08564193A JP 8564193 A JP8564193 A JP 8564193A JP 3250314 B2 JP3250314 B2 JP 3250314B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波半導体集積
回路に関し、特にミキサ回路を構成する電界効果型トラ
ンジスタのゲートに印加するバイアス電圧を発生するバ
イアス回路として用いて好適なマイクロ波半導体集積回
路に関する。
回路に関し、特にミキサ回路を構成する電界効果型トラ
ンジスタのゲートに印加するバイアス電圧を発生するバ
イアス回路として用いて好適なマイクロ波半導体集積回
路に関する。
【０００２】
【従来の技術】ＧａＡｓ電界効果型トランジスタ（以
下、ＦＥＴと記す）を使用したモノリシックマイクロ波
半導体集積回路において、ＦＥＴの閾値電圧Ｖthのばら
つきを回路技術により吸収することは、歩留りを向上す
る上で大変重要である。通常、閾値電圧Ｖthのばらつき
を吸収するためには、ドレイン電流に対し帰還をかける
いわゆる電流帰還型のバイアス回路を用いるのが主流で
ある。
下、ＦＥＴと記す）を使用したモノリシックマイクロ波
半導体集積回路において、ＦＥＴの閾値電圧Ｖthのばら
つきを回路技術により吸収することは、歩留りを向上す
る上で大変重要である。通常、閾値電圧Ｖthのばらつき
を吸収するためには、ドレイン電流に対し帰還をかける
いわゆる電流帰還型のバイアス回路を用いるのが主流で
ある。
【０００３】
【発明が解決しようとする課題】しかしながら、ドレイ
ン‐ソース間電圧を０Ｖに設定するようなＦＥＴの使い
方をし、しかも特性がゲートバイアス電圧に大きく依存
する場合には、この電流帰還型バイアス回路を使うこと
はできない。このような例としては、高周波信号（以
下、ＲＦ信号と称する）と局部発振信号とを混合して中
間周波信号（以下、ＩＦ信号と称する）を導出するミキ
サ回路がある。
ン‐ソース間電圧を０Ｖに設定するようなＦＥＴの使い
方をし、しかも特性がゲートバイアス電圧に大きく依存
する場合には、この電流帰還型バイアス回路を使うこと
はできない。このような例としては、高周波信号（以
下、ＲＦ信号と称する）と局部発振信号とを混合して中
間周波信号（以下、ＩＦ信号と称する）を導出するミキ
サ回路がある。
【０００４】その一例として、ＲＦ信号をドレイン入力
としかつ局部発振信号をゲート入力とするＦＥＴからな
り、このＦＥＴのソースからＩＦ信号を出力する回路構
成のミキサ回路では、直流的にはドレイン及びソースを
接地し、ゲートバイアス電圧Ｖgsを変換利得が最大とな
るように設定する。通常、変換利得が最大となるゲート
バイアス電圧ＶggはＦＥＴの閾値電圧Ｖthの近傍であ
る。したがって、閾値電圧Ｖthのばらつきは、直接ＲＦ
特性のばらつきにつながり、歩留り低下の大きな要因と
なる。
としかつ局部発振信号をゲート入力とするＦＥＴからな
り、このＦＥＴのソースからＩＦ信号を出力する回路構
成のミキサ回路では、直流的にはドレイン及びソースを
接地し、ゲートバイアス電圧Ｖgsを変換利得が最大とな
るように設定する。通常、変換利得が最大となるゲート
バイアス電圧ＶggはＦＥＴの閾値電圧Ｖthの近傍であ
る。したがって、閾値電圧Ｖthのばらつきは、直接ＲＦ
特性のばらつきにつながり、歩留り低下の大きな要因と
なる。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ＦＥＴの閾値電圧近
傍のバイアス電圧を発生することが可能なマイクロ波半
導体集積回路を提供することにある。
であり、その目的とするところは、ＦＥＴの閾値電圧近
傍のバイアス電圧を発生することが可能なマイクロ波半
導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明によるマイクロ波半導体集積回路は、高周波
信号をドレイン（又はソース）入力としかつ局部発振信
号をゲート入力とするＦＥＴによって構成され、このＦ
ＴＥのソース（又はドレイン）から中間周波信号を出力
するミキサ回路あるいは高周波信号及び局部発振信号を
共にゲート入力とするＦＥＴによって構成され、このＦ
ＥＴのドレインから中間周波信号を出力するミキサ回路
の該ＦＥＴのゲートに印加するバイアス電圧を発生する
半導体集積回路であって、ソースが接地されかつゲート
及びドレインが共通接続されたエンハンスメントモード
ＧａＡｓＦＥＴと、このエンハンスメントモードＧａＡ
ｓＦＥＴのゲート・ドレイン共通接続点に電源電圧を印
加する負荷素子とを備え、エンハンスメントモードＧａ
ＡｓＦＥＴのゲートがローパスフィルタを介してミキサ
回路のＦＥＴのゲートに接続された構成となっている。
に、本発明によるマイクロ波半導体集積回路は、高周波
信号をドレイン（又はソース）入力としかつ局部発振信
号をゲート入力とするＦＥＴによって構成され、このＦ
ＴＥのソース（又はドレイン）から中間周波信号を出力
するミキサ回路あるいは高周波信号及び局部発振信号を
共にゲート入力とするＦＥＴによって構成され、このＦ
ＥＴのドレインから中間周波信号を出力するミキサ回路
の該ＦＥＴのゲートに印加するバイアス電圧を発生する
半導体集積回路であって、ソースが接地されかつゲート
及びドレインが共通接続されたエンハンスメントモード
ＧａＡｓＦＥＴと、このエンハンスメントモードＧａＡ
ｓＦＥＴのゲート・ドレイン共通接続点に電源電圧を印
加する負荷素子とを備え、エンハンスメントモードＧａ
ＡｓＦＥＴのゲートがローパスフィルタを介してミキサ
回路のＦＥＴのゲートに接続された構成となっている。
【０００７】
【作用】エンハンスメントモードＧａＡｓＦＥＴのソー
スを接地し、ゲートとドレインを共通接続し、この共通
接続点に負荷素子を介して電源電圧を印加するととも
に、この共通接続点の電位をミキサ回路を構成するＦＥ
Ｔのゲートにそのバイアス電圧として印加する。この場
合、ミキサ回路の変換利得はＦＥＴのゲートバイアス電
圧Ｖggに大きく依存し、最大変換利得が得られる電圧は
閾値電圧Ｖthの近傍である。ゲートバイアス電圧Ｖggを
閾値電圧Ｖthに近づけるためには、エンハンスメントモ
ードＧａＡｓＦＥＴのオン抵抗を十分に小さくする必要
があり、これを達成する一例として、ＦＥＴのゲート幅
を十分大きくする。また、エンハンスメントモードＧａ
ＡｓＦＥＴのゲートとミキサ回路のＦＥＴのゲートとの
間にローパスフィルタが接続されていることで、ミキサ
回路のＦＥＴのゲートに印加される局部発振信号が当該
ローパスフィルタによって遮断されるため、バイアス回
路にその影響が及ばない。
スを接地し、ゲートとドレインを共通接続し、この共通
接続点に負荷素子を介して電源電圧を印加するととも
に、この共通接続点の電位をミキサ回路を構成するＦＥ
Ｔのゲートにそのバイアス電圧として印加する。この場
合、ミキサ回路の変換利得はＦＥＴのゲートバイアス電
圧Ｖggに大きく依存し、最大変換利得が得られる電圧は
閾値電圧Ｖthの近傍である。ゲートバイアス電圧Ｖggを
閾値電圧Ｖthに近づけるためには、エンハンスメントモ
ードＧａＡｓＦＥＴのオン抵抗を十分に小さくする必要
があり、これを達成する一例として、ＦＥＴのゲート幅
を十分大きくする。また、エンハンスメントモードＧａ
ＡｓＦＥＴのゲートとミキサ回路のＦＥＴのゲートとの
間にローパスフィルタが接続されていることで、ミキサ
回路のＦＥＴのゲートに印加される局部発振信号が当該
ローパスフィルタによって遮断されるため、バイアス回
路にその影響が及ばない。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、一構成例のミキサ回路に適用され
た本発明の第１適用例を示す回路図である。図１におい
て、バイアス電圧を発生するバイアス回路１は、エンハ
ンスメントモードＧａＡｓＦＥＴＱ1 を用いて構成され
ており、このＦＥＴＱ1 のソースは接地されかつゲート
及びドレインが共通接続されている。ＦＥＴＱ1 のゲー
トと接地間にはコンデンサＣS が接続されている。ＦＥ
ＴＱ1 のゲート・ドレイン共通接続点には、負荷抵抗Ｒ
L を介して電源電圧Ｖddが印加されている。このＦＥＴ
Ｑ1 のゲート・ドレイン共通接続点の電位は、高インピ
ーダンス素子である抵抗ＲG を介して、ミキサ回路２を
構成する能動回路素子であるＦＥＴＱ2 にそのゲートバ
イアス電圧Ｖggとして供給される。
に説明する。図１は、一構成例のミキサ回路に適用され
た本発明の第１適用例を示す回路図である。図１におい
て、バイアス電圧を発生するバイアス回路１は、エンハ
ンスメントモードＧａＡｓＦＥＴＱ1 を用いて構成され
ており、このＦＥＴＱ1 のソースは接地されかつゲート
及びドレインが共通接続されている。ＦＥＴＱ1 のゲー
トと接地間にはコンデンサＣS が接続されている。ＦＥ
ＴＱ1 のゲート・ドレイン共通接続点には、負荷抵抗Ｒ
L を介して電源電圧Ｖddが印加されている。このＦＥＴ
Ｑ1 のゲート・ドレイン共通接続点の電位は、高インピ
ーダンス素子である抵抗ＲG を介して、ミキサ回路２を
構成する能動回路素子であるＦＥＴＱ2 にそのゲートバ
イアス電圧Ｖggとして供給される。
【０００９】ミキサ回路２において、ＦＥＴＱ2 のドレ
イン（又はソース）にはコンデンサＣ1 を介してＲＦ信
号が入力され、ゲートにはバイアス回路１から供給され
るゲートバイアス電圧Ｖggが印加されるとともに、コン
デンサＣ2 を介して局部発振（ＬＯ）信号が入力され
る。また、ＦＥＴＱ2 のドレイン及びソースは各々、抵
抗Ｒ1 及びＲ2 を介して接地されている。そして、ＦＥ
ＴＱ2 にてＲＦ信号と局部発振信号とを混合することに
よって得られるＩＦ信号は、ＦＥＴＱ2 のソース（又は
ドレイン）からコンデンサＣ3 を介して出力される。な
お、ＦＥＴＱ2 のゲートに印加される局部発振信号は、
抵抗ＲG 及びコンデンサＣS により構成されるローパス
フィルタによって遮断されるために、バイアス回路１に
対して悪影響を及ぼすことはない。
イン（又はソース）にはコンデンサＣ1 を介してＲＦ信
号が入力され、ゲートにはバイアス回路１から供給され
るゲートバイアス電圧Ｖggが印加されるとともに、コン
デンサＣ2 を介して局部発振（ＬＯ）信号が入力され
る。また、ＦＥＴＱ2 のドレイン及びソースは各々、抵
抗Ｒ1 及びＲ2 を介して接地されている。そして、ＦＥ
ＴＱ2 にてＲＦ信号と局部発振信号とを混合することに
よって得られるＩＦ信号は、ＦＥＴＱ2 のソース（又は
ドレイン）からコンデンサＣ3 を介して出力される。な
お、ＦＥＴＱ2 のゲートに印加される局部発振信号は、
抵抗ＲG 及びコンデンサＣS により構成されるローパス
フィルタによって遮断されるために、バイアス回路１に
対して悪影響を及ぼすことはない。
【００１０】ところで、上記構成のミキサ回路２におい
ては、図２の特性図から明らかなように、ミキサ変換利
得はゲートバイアス電圧Ｖggに大きく依存し、最大変換
利得が得られる電圧は閾値電圧Ｖthの近傍にあることが
わかる。なお、この変換利得のゲートバイアス電圧依存
性の実測は、閾値電圧Ｖthが約０．１Ｖの評価試料に対
して行ったものである。また、バイアス回路１及びミキ
サ回路２は集積回路で作られることから、ＦＥＴＱ1 ，
Ｑ2 の閾値電圧Ｖthはプロセスによって変動するもの
の、相対的な値は変動せずほぼ同じ値と見なすことがで
きる。
ては、図２の特性図から明らかなように、ミキサ変換利
得はゲートバイアス電圧Ｖggに大きく依存し、最大変換
利得が得られる電圧は閾値電圧Ｖthの近傍にあることが
わかる。なお、この変換利得のゲートバイアス電圧依存
性の実測は、閾値電圧Ｖthが約０．１Ｖの評価試料に対
して行ったものである。また、バイアス回路１及びミキ
サ回路２は集積回路で作られることから、ＦＥＴＱ1 ，
Ｑ2 の閾値電圧Ｖthはプロセスによって変動するもの
の、相対的な値は変動せずほぼ同じ値と見なすことがで
きる。
【００１１】ミキサ回路２の最大利得を得るべくＦＥＴ
Ｑ2 のゲートバイアス電圧Ｖggをその閾値電圧Ｖthに近
づけるためには、バイアス回路１において、ＦＥＴＱ1
のオン抵抗Ｒonを十分小さくする必要がある。これを達
成する一例としては、ＦＥＴＱ1 のゲート幅ｗg を十分
大きくすれば良い。すなわち、図３の特性図において、
ＦＥＴＱ1 のゲート幅ｗg を大きくしていくにつれて、
実線で示すＶgg‐Ｉg(ドレイン電流）の曲線が立ってい
き、負荷抵抗ＲL を大きくしていくにつれて、一点鎖線
で示すＶdd／ＲL の直線の傾きが緩やかになっていく特
性を示す。
Ｑ2 のゲートバイアス電圧Ｖggをその閾値電圧Ｖthに近
づけるためには、バイアス回路１において、ＦＥＴＱ1
のオン抵抗Ｒonを十分小さくする必要がある。これを達
成する一例としては、ＦＥＴＱ1 のゲート幅ｗg を十分
大きくすれば良い。すなわち、図３の特性図において、
ＦＥＴＱ1 のゲート幅ｗg を大きくしていくにつれて、
実線で示すＶgg‐Ｉg(ドレイン電流）の曲線が立ってい
き、負荷抵抗ＲL を大きくしていくにつれて、一点鎖線
で示すＶdd／ＲL の直線の傾きが緩やかになっていく特
性を示す。
【００１２】この特性において、Ｖgg‐Ｉg 曲線とＶdd
／ＲL 直線との交点（図中、×印）がバイアス点（ゲー
トバイアス電圧Ｖgg）を示し、ＦＥＴＱ1 のゲート幅ｗ
g が大でかつ負荷抵抗ＲL が大のとき、ゲートバイアス
電圧Ｖggが閾値電圧Ｖthに近づくことになる。図４に、
電源電圧Ｖddを例えば３Ｖに設定した場合のゲート幅ｗ
g 及び負荷抵抗ＲL に対するゲートバイアス電圧Ｖggの
閾値電圧Ｖthの依存特性を示す。この特性図において、
一点鎖線（ａ）はｗg ＝２０μｍ，ＲL ＝１０ＫΩの場
合の特性を、二点鎖線（ｂ）はｗg ＝２０μｍ，ＲL ＝
１００ＫΩの場合の特性を、破線（ｃ）はｗg ＝２００
μｍ，ＲL ＝１００ＫΩの場合の特性をそれぞれ示して
おり、ゲート幅ｗg 及び負荷抵抗ＲL が共に大きい程エ
ンハンスメントモードである閾値電圧Ｖthが正の範囲で
あれば、ゲートバイアス電圧Ｖggは閾値電圧Ｖthに近づ
く様子がわかる。
／ＲL 直線との交点（図中、×印）がバイアス点（ゲー
トバイアス電圧Ｖgg）を示し、ＦＥＴＱ1 のゲート幅ｗ
g が大でかつ負荷抵抗ＲL が大のとき、ゲートバイアス
電圧Ｖggが閾値電圧Ｖthに近づくことになる。図４に、
電源電圧Ｖddを例えば３Ｖに設定した場合のゲート幅ｗ
g 及び負荷抵抗ＲL に対するゲートバイアス電圧Ｖggの
閾値電圧Ｖthの依存特性を示す。この特性図において、
一点鎖線（ａ）はｗg ＝２０μｍ，ＲL ＝１０ＫΩの場
合の特性を、二点鎖線（ｂ）はｗg ＝２０μｍ，ＲL ＝
１００ＫΩの場合の特性を、破線（ｃ）はｗg ＝２００
μｍ，ＲL ＝１００ＫΩの場合の特性をそれぞれ示して
おり、ゲート幅ｗg 及び負荷抵抗ＲL が共に大きい程エ
ンハンスメントモードである閾値電圧Ｖthが正の範囲で
あれば、ゲートバイアス電圧Ｖggは閾値電圧Ｖthに近づ
く様子がわかる。
【００１３】図５は、他の構成例のミキサ回路に適用さ
れた本発明の第２適用例を示す回路図である。本適用例
におけるミキサ回路３では、ＲＦ信号及び局部発振信号
が共にコンデンサＣ4 を介してＦＥＴＱ3 のゲートに入
力される構成となっている。このＦＥＴＱ3 のソースは
接地され、そのドレインには抵抗Ｒ3 を介して電源電圧
Ｖddが印加されている。そして、ＲＦ信号と局部発振信
号とを混合して得られるＩＦ信号はＦＥＴＱ3のドレイ
ンからコンデンサＣ5 を介して出力される。
れた本発明の第２適用例を示す回路図である。本適用例
におけるミキサ回路３では、ＲＦ信号及び局部発振信号
が共にコンデンサＣ4 を介してＦＥＴＱ3 のゲートに入
力される構成となっている。このＦＥＴＱ3 のソースは
接地され、そのドレインには抵抗Ｒ3 を介して電源電圧
Ｖddが印加されている。そして、ＲＦ信号と局部発振信
号とを混合して得られるＩＦ信号はＦＥＴＱ3のドレイ
ンからコンデンサＣ5 を介して出力される。
【００１４】バイアス回路１については、上記実施例の
場合と全く同じ回路構成を採っている。したがって、Ｆ
ＥＴＱ1 のゲート幅ｗg 及び負荷抵抗ＲL を十分に大き
く設定することにより、上記実施例の場合と同様に、ミ
キサ回路３のＦＥＴＱ3 のゲートバイアス電圧Ｖggとし
てその閾値電圧Ｖthに近い電圧を設定できる。なお、上
記各実施例では、バイアス回路１で発生したバイアス電
圧を印加する対象としてミキサ回路に適用した場合につ
いて説明したが、これに限定されるものではなく、エン
ハンスメントモードＧａＡｓＦＥＴを使用したマイクロ
波半導体装置において、閾値電圧Ｖth近傍のゲートバイ
アス電圧を必要とする回路全般に適用し得るものであ
る。
場合と全く同じ回路構成を採っている。したがって、Ｆ
ＥＴＱ1 のゲート幅ｗg 及び負荷抵抗ＲL を十分に大き
く設定することにより、上記実施例の場合と同様に、ミ
キサ回路３のＦＥＴＱ3 のゲートバイアス電圧Ｖggとし
てその閾値電圧Ｖthに近い電圧を設定できる。なお、上
記各実施例では、バイアス回路１で発生したバイアス電
圧を印加する対象としてミキサ回路に適用した場合につ
いて説明したが、これに限定されるものではなく、エン
ハンスメントモードＧａＡｓＦＥＴを使用したマイクロ
波半導体装置において、閾値電圧Ｖth近傍のゲートバイ
アス電圧を必要とする回路全般に適用し得るものであ
る。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
ソースが接地されかつゲート及びドレインが共通接続さ
れたエンハンスメントモードＧａＡｓＦＥＴを用い、こ
のＦＥＴのゲート・ドレイン共通接続点に負荷素子を介
して電源電圧を印加するとともに、この共通接続点の電
位をミキサ回路を構成するＦＥＴのゲートにそのバイア
ス電圧としてローパスフィルタを介して供給するように
したので、ＦＥＴのゲート幅及び負荷抵抗を十分大きく
することにより、ＦＥＴの閾値電圧Ｖthの近傍のバイア
ス電圧を発生することができることになる。また、ミキ
サ回路のＦＥＴのゲートに印加される局部発振信号がロ
ーパスフィルタによって遮断されるため、局部発振信号
がバイアス回路に悪影響を及ぼすこともない。
ソースが接地されかつゲート及びドレインが共通接続さ
れたエンハンスメントモードＧａＡｓＦＥＴを用い、こ
のＦＥＴのゲート・ドレイン共通接続点に負荷素子を介
して電源電圧を印加するとともに、この共通接続点の電
位をミキサ回路を構成するＦＥＴのゲートにそのバイア
ス電圧としてローパスフィルタを介して供給するように
したので、ＦＥＴのゲート幅及び負荷抵抗を十分大きく
することにより、ＦＥＴの閾値電圧Ｖthの近傍のバイア
ス電圧を発生することができることになる。また、ミキ
サ回路のＦＥＴのゲートに印加される局部発振信号がロ
ーパスフィルタによって遮断されるため、局部発振信号
がバイアス回路に悪影響を及ぼすこともない。
【図１】本発明の第１適用例を示す回路図である。
【図２】ミキサ変換利得のゲートバイアス電圧依存性を
示す特性図である。
示す特性図である。
【図３】ゲートバイアス電圧Ｖgg‐ドレイン電流Ｉd の
特性図である。
特性図である。
【図４】ゲートバイアス電圧ＶggのＶth依存特性図であ
る。
る。
【図５】本発明の第２適用例を示す回路図である。
１ バイアス回路 ２，３ ミキサ回路 Ｑ1 〜Ｑ3 ＦＥＴ ＲL 負荷抵抗 ＲG 高インピーダンス素子としての抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03D 7/12 H04B 1/18 H03F 3/16
Claims (2)
- 【請求項１】 高周波信号をドレイン（又はソース）入
力としかつ局部発振信号をゲート入力とする電界効果型
トランジスタによって構成され、この電界効果型トラン
ジスタのソース（又はドレイン）から中間周波信号を出
力するミキサ回路の前記電界効果型トランジスタのゲー
トに印加するバイアス電圧を発生するマイクロ波半導体
集積回路であって、 ソースが接地されかつゲート及びドレインが共通接続さ
れたエンハンスメントモードＧａＡｓ電界効果型トラン
ジスタと、 前記エンハンスメントモードＧａＡｓ電界効果型トラン
ジスタのゲート・ドレイン共通接続点に電源電圧を印加
する負荷素子とを備え、 前記エンハンスメントモードＧａＡｓ電界効果型トラン
ジスタのゲートがローパスフィルタを介して前記ミキサ
回路の前記電界効果型トランジスタのゲートに接続され
ている ことを特徴とするマイクロ波半導体集積回路。 - 【請求項２】 高周波信号及び局部発振信号を共にゲー
ト入力とする電界効果型トランジスタによって構成さ
れ、この電界効果型トランジスタのドレインから中間周
波信号を出力するミキサ回路の前記電界効果型トランジ
スタのゲートに印加するバイアス電圧を発生するマイク
ロ波半導体集積回路であって、 ソースが接地されかつゲート及びドレインが共通接続さ
れたエンハンスメントモードＧａＡｓ電界効果型トラン
ジスタと、 前記エンハンスメントモードＧａＡｓ電界効果型トラン
ジスタのゲート・ドレイン共通接続点に電源電圧を印加
する負荷素子とを備え、 前記エンハンスメントモードＧａＡｓ電界効果型トラン
ジスタのゲートがローパスフィルタを介して前記ミキサ
回路の前記電界効果型トランジスタのゲートに接続され
ている ことを特徴とするマイクロ波半導体集積回路。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08564193A JP3250314B2 (ja) | 1993-03-18 | 1993-03-18 | マイクロ波半導体集積回路 |
| DE69427378T DE69427378T2 (de) | 1993-01-08 | 1994-01-07 | Monolithische integrierte Mikrowellenschaltung |
| EP98104524A EP0854568B1 (en) | 1993-01-08 | 1994-01-07 | Monolithic microwave integrated circuit |
| EP94100200A EP0606094B1 (en) | 1993-01-08 | 1994-01-07 | Monolithic microwave integrated circuit |
| US08/179,048 US5486787A (en) | 1993-01-08 | 1994-01-07 | Monolithic microwave integrated circuit apparatus |
| DE69420981T DE69420981T2 (de) | 1993-01-08 | 1994-01-07 | Integrierte monolithische Mikrowellenschaltung |
| KR1019940000214A KR100323775B1 (ko) | 1993-01-08 | 1994-01-07 | 모놀리식마이크로웨이브반도체집적회로및화합물반도체로이루어지는전계효과형트랜지스터의바이어스안정화회로 |
| DE69427311T DE69427311T2 (de) | 1993-01-08 | 1994-01-07 | Vorspannungsstabilisierungsschaltung |
| EP98104523A EP0854570B1 (en) | 1993-01-08 | 1994-01-07 | Bias stabilizing circuit |
| US08/536,245 US5633610A (en) | 1993-01-08 | 1995-09-29 | Monolithic microwave integrated circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08564193A JP3250314B2 (ja) | 1993-03-18 | 1993-03-18 | マイクロ波半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276029A JPH06276029A (ja) | 1994-09-30 |
| JP3250314B2 true JP3250314B2 (ja) | 2002-01-28 |
Family
ID=13864460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08564193A Expired - Fee Related JP3250314B2 (ja) | 1993-01-08 | 1993-03-18 | マイクロ波半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250314B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366940B1 (en) | 1998-03-02 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | High-speed modular multiplication apparatus achieved in small circuit |
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1993
- 1993-03-18 JP JP08564193A patent/JP3250314B2/ja not_active Expired - Fee Related
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