JPH05235046A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPH05235046A JPH05235046A JP3816692A JP3816692A JPH05235046A JP H05235046 A JPH05235046 A JP H05235046A JP 3816692 A JP3816692 A JP 3816692A JP 3816692 A JP3816692 A JP 3816692A JP H05235046 A JPH05235046 A JP H05235046A
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- JP
- Japan
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- gaas
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- drain
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ゲート耐圧を高く維持しながら、しかもソー
ス抵抗を下げることが可能な電界効果型半導体装置を提
供する。 【構成】 半絶縁性ＧａＡｓ基板６上に、高純度ＧａＡ
ｓ層１、ｎ型ＧａＡｓ層２、ノンドープＧａＡｓ層３、
ｎ型ＧａＡｓ層４をエピタキシャル成長し、ｎ型ＩｎＧ
ａＡｓグレーデッド層５を選択的にエピタキシャル成長
した層構造を有している。グレーデッド層５上にソース
電極７が形成され、ｎ型ＧａＡｓ層４上にドレイン電極
９が形成されている。ｎ型ＧａＡｓ電界効果トランジス
タの場合、ソースおよびドレイン間に低抵抗半導体層を
設けることにより、ソース電極からチャネル層へ電子供
給の経路が形成され、電導に寄与する。ドレイン側では
ノンドープＧａＡｓ層を用いることにより、高いゲート
耐圧を維持することができる。
ス抵抗を下げることが可能な電界効果型半導体装置を提
供する。 【構成】 半絶縁性ＧａＡｓ基板６上に、高純度ＧａＡ
ｓ層１、ｎ型ＧａＡｓ層２、ノンドープＧａＡｓ層３、
ｎ型ＧａＡｓ層４をエピタキシャル成長し、ｎ型ＩｎＧ
ａＡｓグレーデッド層５を選択的にエピタキシャル成長
した層構造を有している。グレーデッド層５上にソース
電極７が形成され、ｎ型ＧａＡｓ層４上にドレイン電極
９が形成されている。ｎ型ＧａＡｓ電界効果トランジス
タの場合、ソースおよびドレイン間に低抵抗半導体層を
設けることにより、ソース電極からチャネル層へ電子供
給の経路が形成され、電導に寄与する。ドレイン側では
ノンドープＧａＡｓ層を用いることにより、高いゲート
耐圧を維持することができる。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体を用いた電
界効果型半導体装置に関する。
界効果型半導体装置に関する。
【０００２】
【従来の技術】化合物半導体、特に、ガリウム砒素（以
下ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）
は、電導に寄与する電子がシリコン（以下Ｓｉ）と比較
して高移動度であることにより、近年ますます注目され
ているものである。例えば、通常のＧａＡｓ電界効果ト
ランジスタでは半絶縁性ＧａＡｓ上にｎ型ドープされた
ＧａＡｓチャネル領域を形成し、ソース電極およびドレ
イン電極を施し、チャネル層に存在する電子または正孔
をゲート電極の電圧で制御して動作する。
下ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）
は、電導に寄与する電子がシリコン（以下Ｓｉ）と比較
して高移動度であることにより、近年ますます注目され
ているものである。例えば、通常のＧａＡｓ電界効果ト
ランジスタでは半絶縁性ＧａＡｓ上にｎ型ドープされた
ＧａＡｓチャネル領域を形成し、ソース電極およびドレ
イン電極を施し、チャネル層に存在する電子または正孔
をゲート電極の電圧で制御して動作する。
【０００３】このようなトランジスタにおいて、チャネ
ル層での電子の面電荷密度はＧａＡｓ層へのｎ型不純物
のドーピング量によって決定される。トランジスタの動
作時ではＧａＡｓ上に形成されたショットキー接合のゲ
ート電極に電圧を加え、電子濃度または正孔濃度を増減
させ、電流を調節する。
ル層での電子の面電荷密度はＧａＡｓ層へのｎ型不純物
のドーピング量によって決定される。トランジスタの動
作時ではＧａＡｓ上に形成されたショットキー接合のゲ
ート電極に電圧を加え、電子濃度または正孔濃度を増減
させ、電流を調節する。
【０００４】ところでショットキー接合は電子または正
孔ゲート電極に流れるための障壁となるが、たとえばＧ
ａＡｓのｎ型では０．７ｅＶ程度であり、しかもドーピ
ング濃度が高くなるに従い、障壁高さは低くなる。また
ゲート、ドレイン間に電界が集中することにより、フレ
イクダウンが生ずる。とくに高出力を要求されるパワー
・トランジスタではゲートの形成方法が特性に大きく影
響を与える。
孔ゲート電極に流れるための障壁となるが、たとえばＧ
ａＡｓのｎ型では０．７ｅＶ程度であり、しかもドーピ
ング濃度が高くなるに従い、障壁高さは低くなる。また
ゲート、ドレイン間に電界が集中することにより、フレ
イクダウンが生ずる。とくに高出力を要求されるパワー
・トランジスタではゲートの形成方法が特性に大きく影
響を与える。
【０００５】チャネル層の形成方法は、ＧａＡｓを用い
た電界効果トランジスタでは従来より半絶縁性基板上に
イオン注入による場合と、分子線エピタキシャル法（以
下ＭＢＥ）等を用いる場合がある。イオン注入法では簡
便な方法であり、量産に向いているが、チャネル領域の
ドーピングが急峻にならない。一方、ＭＢＥ法を用いた
場合、シャッタの切り替えにより、エピタキシャル層を
構成する元素を急峻に切り替えることができるために、
チャネル層の急峻性が高い。そのため、ドーピングの切
り替えが必要なエピタキシャル構造を形成することが可
能である。
た電界効果トランジスタでは従来より半絶縁性基板上に
イオン注入による場合と、分子線エピタキシャル法（以
下ＭＢＥ）等を用いる場合がある。イオン注入法では簡
便な方法であり、量産に向いているが、チャネル領域の
ドーピングが急峻にならない。一方、ＭＢＥ法を用いた
場合、シャッタの切り替えにより、エピタキシャル層を
構成する元素を急峻に切り替えることができるために、
チャネル層の急峻性が高い。そのため、ドーピングの切
り替えが必要なエピタキシャル構造を形成することが可
能である。
【０００６】
【発明が解決しようとする課題】ところで高出力を要求
されるパワー・トランジスタではソース抵抗を下げるた
めに結晶表面を高濃度ドーピングしたキャップ層を形成
し、ゲート形成部のみをエッチング除去する構造をと
る。ここではゲート近くに高濃度エピタキシャル層を配
置するため、ソース抵抗が下がる。しかし、高濃度エピ
タキシャル層のみの場合ではゲート耐圧が下がり、十分
にゲート−ドレイン間耐圧を高めることができない。そ
こでノンドープ層をチャネル層と結晶表面のキャップ層
の間に設け、ゲート端部分に電界が集中することを防ぐ
構造が採用されている。
されるパワー・トランジスタではソース抵抗を下げるた
めに結晶表面を高濃度ドーピングしたキャップ層を形成
し、ゲート形成部のみをエッチング除去する構造をと
る。ここではゲート近くに高濃度エピタキシャル層を配
置するため、ソース抵抗が下がる。しかし、高濃度エピ
タキシャル層のみの場合ではゲート耐圧が下がり、十分
にゲート−ドレイン間耐圧を高めることができない。そ
こでノンドープ層をチャネル層と結晶表面のキャップ層
の間に設け、ゲート端部分に電界が集中することを防ぐ
構造が採用されている。
【０００７】しかしこの場合、ノンドープ層部分で電子
の濃度が下がるため、ソース抵抗が上がるという新たな
問題が生ずる。
の濃度が下がるため、ソース抵抗が上がるという新たな
問題が生ずる。
【０００８】本発明の目的は、ゲート耐圧を高く維持し
ながら、しかもソース抵抗を下げ、性能の高いトランジ
スタ動作が可能な電界効果型半導体装置を提供すること
にある。
ながら、しかもソース抵抗を下げ、性能の高いトランジ
スタ動作が可能な電界効果型半導体装置を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明の電界効果型半導
体装置は、第１の半導体層上に、第２のｎ型（またはｐ
型）チャネル層が設けられ、この第２のチャネル層上
に、第３の半導体層および第４のｎ型（またはｐ型）半
導体層が設けられ、ゲート電極が第２の半導体層上また
は第３の半導体層上に形成され、第３および第４の半導
体層の一部に第５のｎ型（またはｐ型）半導体層が形成
され、第５の半導体層上にソース電極が形成され、第４
の半導体層上にドレイン電極が形成されたことを特徴と
する。
体装置は、第１の半導体層上に、第２のｎ型（またはｐ
型）チャネル層が設けられ、この第２のチャネル層上
に、第３の半導体層および第４のｎ型（またはｐ型）半
導体層が設けられ、ゲート電極が第２の半導体層上また
は第３の半導体層上に形成され、第３および第４の半導
体層の一部に第５のｎ型（またはｐ型）半導体層が形成
され、第５の半導体層上にソース電極が形成され、第４
の半導体層上にドレイン電極が形成されたことを特徴と
する。
【００１０】
【作用】ゲート耐圧を高めるためには、ゲート端の電界
集中を防ぐことが重要であり、ノンドープ層をチャネル
層とキャップ層に挿入することが効果的である。しか
し、ノンドープ層を挿入することにより、たとえばｎ型
ＦＥＴの場合、キャリアが減少し、抵抗が高まる。特に
ソース抵抗の増大はデバイスの寄生成分として、デバイ
スの特性の劣化をもたらす。
集中を防ぐことが重要であり、ノンドープ層をチャネル
層とキャップ層に挿入することが効果的である。しか
し、ノンドープ層を挿入することにより、たとえばｎ型
ＦＥＴの場合、キャリアが減少し、抵抗が高まる。特に
ソース抵抗の増大はデバイスの寄生成分として、デバイ
スの特性の劣化をもたらす。
【００１１】
【実施例】以下、図示に従い、本発明の実施例を説明す
る。
る。
【００１２】図１は本発明による半導体装置の構造を示
す断面図である。この電界効果型半導体装置は、半絶縁
性ＧａＡｓ基板６上に、第１の半導体層として高純度Ｇ
ａＡｓ層１、第２の半導体層としてＳｉを４×１０17ｃ
ｍ-3ドーピングしたＧａＡｓ層２、第３の半導体層とし
てノンドープＧａＡｓ層３、第４の半導体層としてＳｉ
を３×１０18ｃｍ-3ドーピングしたＧａＡｓ層４をエピ
タキシャル成長し、第５の半導体層としてｎ型ＩｎＧａ
Ａｓグレーデッド層５を選択的にエピタキシャル成長し
た層構造を有している。図中、７はソース電極、８はゲ
ート電極、９はドレイン電極である。
す断面図である。この電界効果型半導体装置は、半絶縁
性ＧａＡｓ基板６上に、第１の半導体層として高純度Ｇ
ａＡｓ層１、第２の半導体層としてＳｉを４×１０17ｃ
ｍ-3ドーピングしたＧａＡｓ層２、第３の半導体層とし
てノンドープＧａＡｓ層３、第４の半導体層としてＳｉ
を３×１０18ｃｍ-3ドーピングしたＧａＡｓ層４をエピ
タキシャル成長し、第５の半導体層としてｎ型ＩｎＧａ
Ａｓグレーデッド層５を選択的にエピタキシャル成長し
た層構造を有している。図中、７はソース電極、８はゲ
ート電極、９はドレイン電極である。
【００１３】ｎ型ＧａＡｓ層２はチャネル層、ノンドー
プＧａＡｓ層３は電界集中を防ぐためのノンドープ層で
ある。ＩｎＧａＡｓ層５のＩｎ組成は０から０．５まで
変化させ、ドーピングは１×１０19ｃｍ-3とした。
プＧａＡｓ層３は電界集中を防ぐためのノンドープ層で
ある。ＩｎＧａＡｓ層５のＩｎ組成は０から０．５まで
変化させ、ドーピングは１×１０19ｃｍ-3とした。
【００１４】図２は本発明であるＦＥＴの製造方法を示
す。
す。
【００１５】第１層から第４層までのエピタキシャル層
は分子線エピタキシャル法で、半絶縁性ＧａＡｓ基板６
上に、高純度ＧａＡｓ層１を８０００オングストロー
ム、ＧａＡｓ層２を１０００オングストローム成長さ
せ、さらにＧａＡｓ層３を２０００オングストローム成
長させ、ソース電極およびドレイン電極の低抵抗化のた
めキャップ層としてｎ型ＧａＡｓ層４を成長させた（図
２（ａ））。
は分子線エピタキシャル法で、半絶縁性ＧａＡｓ基板６
上に、高純度ＧａＡｓ層１を８０００オングストロー
ム、ＧａＡｓ層２を１０００オングストローム成長さ
せ、さらにＧａＡｓ層３を２０００オングストローム成
長させ、ソース電極およびドレイン電極の低抵抗化のた
めキャップ層としてｎ型ＧａＡｓ層４を成長させた（図
２（ａ））。
【００１６】次に、エピタキシャル層の一部をエッチン
グ除去し、さらにノンドープ層３をエッチングし、リセ
ス構造とし、リセス内に耐熱性金属によりゲート電極８
を形成した（図２（ｂ））。
グ除去し、さらにノンドープ層３をエッチングし、リセ
ス構造とし、リセス内に耐熱性金属によりゲート電極８
を形成した（図２（ｂ））。
【００１７】次に、シリコン酸化膜１０を全面に覆い、
ソース側のみを選択除去する（図２（ｃ））。第５層の
ＩｎＧａＡｓグレーデッド層５はＭＯＣＶＤ法により選
択的にソース部分の開口部に成長させる。さらに酸化膜
を形成しソースおよびドレイン部分を開口し、ソース電
極７およびドレイン電極９を蒸着形成する（図２
（ｄ））。
ソース側のみを選択除去する（図２（ｃ））。第５層の
ＩｎＧａＡｓグレーデッド層５はＭＯＣＶＤ法により選
択的にソース部分の開口部に成長させる。さらに酸化膜
を形成しソースおよびドレイン部分を開口し、ソース電
極７およびドレイン電極９を蒸着形成する（図２
（ｄ））。
【００１８】このようにして形成されたＦＥＴでは、ゲ
ートおよびソース間に選択的に低抵抗のｎ型（またはｐ
型）半導体が形成されており、ソース電極よりチャネル
層までに低抵抗の半導体層を通して電子（または正孔）
が流れ、ソース抵抗は下がった。一方、ゲートおよびド
レイン間はこのような半導体層がないため電界の集中は
起こらない。したがってドレイン端でのブレイクダウン
は従来と同程度であった。
ートおよびソース間に選択的に低抵抗のｎ型（またはｐ
型）半導体が形成されており、ソース電極よりチャネル
層までに低抵抗の半導体層を通して電子（または正孔）
が流れ、ソース抵抗は下がった。一方、ゲートおよびド
レイン間はこのような半導体層がないため電界の集中は
起こらない。したがってドレイン端でのブレイクダウン
は従来と同程度であった。
【００１９】なお本実施例ではＧａＡｓ層を用いたエピ
タキシャル層に、ＩｎＧａＡｓ層を選択成長して形成し
たが、他の材料を用いた場合も適切な構成，適切な組成
を用いても適応可能である。
タキシャル層に、ＩｎＧａＡｓ層を選択成長して形成し
たが、他の材料を用いた場合も適切な構成，適切な組成
を用いても適応可能である。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
ではノンドープＧａＡｓ層を設け、ＩｎＧａＡｓ層を選
択的にソースおよびゲート間に形成することにより、ソ
ースおよびゲート間に電流の流れる経路ができ、電気的
抵抗を小さくすることが可能となる。しかもゲートおよ
びドレイン間はノンドープ層があることにより、特にド
レイン端での電界集中を小さくすることが可能であり、
ＦＥＴにおいてはソース抵抗の低減および高いドレイン
耐圧を維持することが可能であり、高出力ＦＥＴ等の特
性を向上することとなる。
ではノンドープＧａＡｓ層を設け、ＩｎＧａＡｓ層を選
択的にソースおよびゲート間に形成することにより、ソ
ースおよびゲート間に電流の流れる経路ができ、電気的
抵抗を小さくすることが可能となる。しかもゲートおよ
びドレイン間はノンドープ層があることにより、特にド
レイン端での電界集中を小さくすることが可能であり、
ＦＥＴにおいてはソース抵抗の低減および高いドレイン
耐圧を維持することが可能であり、高出力ＦＥＴ等の特
性を向上することとなる。
【図１】本発明による電界効果型半導体装置の構造を示
す断面図である。
す断面図である。
【図２】図１の電界効果型半導体装置の製造工程を示す
図である。
図である。
１ 高純度ガリウム砒素層 ２ ｎ型ガリウム砒素層 ３ ノンドープガリウム砒素層 ４ ｎ型ガリウム砒素層 ５ ｎ型インジウムガリウム砒素グレーデッド層 ６ 半絶縁性ガリウム砒素基板 ７ ソース電極 ８ ゲート電極 ９ ドレイン電極
Claims (1)
- 【請求項１】第１の半導体層上に、第２のｎ型（または
ｐ型）チャネル層が設けられ、この第２のチャネル層上
に、第３の半導体層および第４のｎ型（またはｐ型）半
導体層が設けられ、ゲート電極が第２の半導体層上また
は第３の半導体層上に形成され、第３および第４の半導
体層の一部に第５のｎ型（またはｐ型）半導体層が形成
され、第５の半導体層上にソース電極が形成され、第４
の半導体層上にドレイン電極が形成されたことを特徴と
する電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816692A JPH05235046A (ja) | 1992-02-25 | 1992-02-25 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816692A JPH05235046A (ja) | 1992-02-25 | 1992-02-25 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235046A true JPH05235046A (ja) | 1993-09-10 |
Family
ID=12517818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3816692A Pending JPH05235046A (ja) | 1992-02-25 | 1992-02-25 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235046A (ja) |
-
1992
- 1992-02-25 JP JP3816692A patent/JPH05235046A/ja active Pending
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