JPH05152339A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05152339A JPH05152339A JP31611391A JP31611391A JPH05152339A JP H05152339 A JPH05152339 A JP H05152339A JP 31611391 A JP31611391 A JP 31611391A JP 31611391 A JP31611391 A JP 31611391A JP H05152339 A JPH05152339 A JP H05152339A
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- JP
- Japan
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- layer
- semiconductor layer
- electron affinity
- semiconductor
- gaas
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ゲート耐圧を高く維持しながら、しかもソー
ス抵抗を下げることが可能な電界効果型半導体装置を提
供することにある。 【構成】 ＧａＡｓ上に、ｎ型チャネル層２が設けら
れ、チャネル層より電子親和力の大きいノンドープＧａ
ＩｎＡｓ層３が設けられ、さらにこのＧａＩｎＡｓ層３
上にこれより電子親和力の小さいｎ型ＧａＡｓ層４が設
けられ、さらにショットキー電極７が形成され、ｎ型Ｇ
ａＡｓ層４上にソース電極６およびドレイン電極８が形
成されている。 【効果】 ｎ型ＧａＡｓ電界効果トランジスタの場合、
チャネル層やキャップ層より電子親和力の大きい半導
体、たとえば、ＩｎＧａＡｓを設けることにより、チャ
ネル層やキャップ層に存在する電子が電子親和力の大き
い半導体に浸みだし、伝導に寄与する。ドレイン側では
ノンドープＩｎＧａＡｓ層を用いることにより、ノンド
ープＧａＡｓ層を用いたと同様、高いゲート耐圧を維持
することができる。
ス抵抗を下げることが可能な電界効果型半導体装置を提
供することにある。 【構成】 ＧａＡｓ上に、ｎ型チャネル層２が設けら
れ、チャネル層より電子親和力の大きいノンドープＧａ
ＩｎＡｓ層３が設けられ、さらにこのＧａＩｎＡｓ層３
上にこれより電子親和力の小さいｎ型ＧａＡｓ層４が設
けられ、さらにショットキー電極７が形成され、ｎ型Ｇ
ａＡｓ層４上にソース電極６およびドレイン電極８が形
成されている。 【効果】 ｎ型ＧａＡｓ電界効果トランジスタの場合、
チャネル層やキャップ層より電子親和力の大きい半導
体、たとえば、ＩｎＧａＡｓを設けることにより、チャ
ネル層やキャップ層に存在する電子が電子親和力の大き
い半導体に浸みだし、伝導に寄与する。ドレイン側では
ノンドープＩｎＧａＡｓ層を用いることにより、ノンド
ープＧａＡｓ層を用いたと同様、高いゲート耐圧を維持
することができる。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体を用いた電
界効果型半導体装置に関する。
界効果型半導体装置に関する。
【０００２】
【従来の技術】化合物半導体、特に、ガリウム砒素（以
下ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）
は、伝導に寄与する電子がシリコン（以下Ｓｉ）と比較
して高移動度であることより、近年ますます着目されて
いるものである。例えば、通常のＧａＡｓ電界効果トラ
ンジスタでは半絶縁性ＧａＡｓ上にｎ型ドープされたＧ
ａＡｓチャネル領域を形成し、ソース電極およびドレイ
ン電極を施し、チャネル層に存在する電子または正孔を
ゲート電極の電圧で制御して動作する。
下ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）
は、伝導に寄与する電子がシリコン（以下Ｓｉ）と比較
して高移動度であることより、近年ますます着目されて
いるものである。例えば、通常のＧａＡｓ電界効果トラ
ンジスタでは半絶縁性ＧａＡｓ上にｎ型ドープされたＧ
ａＡｓチャネル領域を形成し、ソース電極およびドレイ
ン電極を施し、チャネル層に存在する電子または正孔を
ゲート電極の電圧で制御して動作する。
【０００３】このようなトランジスタにおいて、チャネ
ル層での電子の面電荷密度はＧａＡｓ層へのｎ型不純物
のドーピング量によって決定される。トランジスタの動
作時ではＧａＡｓ上に形成されたショットキー接合のゲ
ート電極に電圧を加え、電子濃度または正孔濃度を増減
させ、電流を調節する。
ル層での電子の面電荷密度はＧａＡｓ層へのｎ型不純物
のドーピング量によって決定される。トランジスタの動
作時ではＧａＡｓ上に形成されたショットキー接合のゲ
ート電極に電圧を加え、電子濃度または正孔濃度を増減
させ、電流を調節する。
【０００４】ところでショットキー接合は電子または正
孔がゲート電極に流れるための障壁となるが、たとえば
ＧａＡｓのｎ型では０．７ｅＶ程度であり、しかもドー
ピング濃度が高くなるに従い、障壁高さは低くなる。ま
たゲート，ドレイン間に電界が集中することにより、ブ
レイクダウンが生ずる。特に高出力を要求されるパワー
・トランジスタではゲートの形成方法が特性に大きく影
響を与える。
孔がゲート電極に流れるための障壁となるが、たとえば
ＧａＡｓのｎ型では０．７ｅＶ程度であり、しかもドー
ピング濃度が高くなるに従い、障壁高さは低くなる。ま
たゲート，ドレイン間に電界が集中することにより、ブ
レイクダウンが生ずる。特に高出力を要求されるパワー
・トランジスタではゲートの形成方法が特性に大きく影
響を与える。
【０００５】チャネル層の形成方法は、ＧａＡｓを用い
た電界効果トランジスタでは従来より半絶縁性基板上に
イオン注入による場合と、分子線エピタキシャル法（以
下ＭＢＥ）等を用いる場合がある。イオン注入法は簡便
な方法であり、量産に向いているが、チャネル領域のド
ーピングが急峻にならない。一方、ＭＢＥ法を用いた場
合、シャッタの切り替えにより、エピタキシャル層を構
成する元素を急峻に切り替えることができるために、チ
ャネル層の急峻性が高い。そのため、ドーピングの切り
替えが必要なエピタキシャル構造を形成することが可能
である。
た電界効果トランジスタでは従来より半絶縁性基板上に
イオン注入による場合と、分子線エピタキシャル法（以
下ＭＢＥ）等を用いる場合がある。イオン注入法は簡便
な方法であり、量産に向いているが、チャネル領域のド
ーピングが急峻にならない。一方、ＭＢＥ法を用いた場
合、シャッタの切り替えにより、エピタキシャル層を構
成する元素を急峻に切り替えることができるために、チ
ャネル層の急峻性が高い。そのため、ドーピングの切り
替えが必要なエピタキシャル構造を形成することが可能
である。
【０００６】
【発明が解決しようとする課題】ところで高出力を要求
されるパワー・トランジスタでは、ソース抵抗を下げる
ために結晶表面を高濃度ドーピングしたキャップ層を形
成し、ゲート形成部のみをエッチング除去する構造をと
る。ここではゲート近くに高濃度エピタキシャル層を配
置するため、ソース抵抗が下がる。しかし、高濃度エピ
タキシャル層のみの場合ではゲート耐圧が下がり、十分
にゲート−ドレイン間耐圧を高めることができない。そ
こでノンドープ層をチャネル層と結晶表面のキャップ層
の間に設け、ゲート端部分に電界が集中することを防ぐ
構造が採用されている。
されるパワー・トランジスタでは、ソース抵抗を下げる
ために結晶表面を高濃度ドーピングしたキャップ層を形
成し、ゲート形成部のみをエッチング除去する構造をと
る。ここではゲート近くに高濃度エピタキシャル層を配
置するため、ソース抵抗が下がる。しかし、高濃度エピ
タキシャル層のみの場合ではゲート耐圧が下がり、十分
にゲート−ドレイン間耐圧を高めることができない。そ
こでノンドープ層をチャネル層と結晶表面のキャップ層
の間に設け、ゲート端部分に電界が集中することを防ぐ
構造が採用されている。
【０００７】しかしこの場合、ノンドープ層部分で電子
の濃度が下がるため、ソース抵抗が上がるという新たな
問題が生ずる。
の濃度が下がるため、ソース抵抗が上がるという新たな
問題が生ずる。
【０００８】本発明の目的はゲート耐圧を高く維持しな
がら、しかもソース抵抗を上げることなく、トランジス
タ動作が可能な電界効果型半導体装置を提供することに
ある。
がら、しかもソース抵抗を上げることなく、トランジス
タ動作が可能な電界効果型半導体装置を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
第１の半導体層上に、ｎ型チャネル層が設けられ、この
チャネル層より電子親和力の大きい第２の半導体層が設
けられ、さらに第２の半導体層上にこれより電子親和力
の小さい第３のｎ型半導体層が設けられ、さらに第２ま
たは第３の半導体層にショットキー電極が形成され、第
３の半導体層上にソース電極およびドレイン電極が形成
されたことを特徴とする。
第１の半導体層上に、ｎ型チャネル層が設けられ、この
チャネル層より電子親和力の大きい第２の半導体層が設
けられ、さらに第２の半導体層上にこれより電子親和力
の小さい第３のｎ型半導体層が設けられ、さらに第２ま
たは第３の半導体層にショットキー電極が形成され、第
３の半導体層上にソース電極およびドレイン電極が形成
されたことを特徴とする。
【００１０】また本発明の半導体装置は、第１の半導体
層上に、ｐ型チャネル層が設けられ、このチャネル層よ
り電子親和力と禁制帯幅の和が小さい第２の半導体層が
設けられ、さらに第２の半導体層上にこれより電子親和
力と禁制帯幅の和が大きい第３のｐ型半導体層が設けら
れ、さらに第２または第３の半導体層にショットキー電
極が形成され、第３の半導体層上にソース電極およびド
レイン電極が形成されたことを特徴とする。
層上に、ｐ型チャネル層が設けられ、このチャネル層よ
り電子親和力と禁制帯幅の和が小さい第２の半導体層が
設けられ、さらに第２の半導体層上にこれより電子親和
力と禁制帯幅の和が大きい第３のｐ型半導体層が設けら
れ、さらに第２または第３の半導体層にショットキー電
極が形成され、第３の半導体層上にソース電極およびド
レイン電極が形成されたことを特徴とする。
【００１１】
【作用】ゲート耐圧を高めるためには、ゲート端の電界
集中を防ぐことが重要であり、ノンドープ層をチャネル
層とキャップ層に挿入することが、効果的である。しか
し、ノンドープ層を挿入することにより、たとえばｎ型
ＦＥＴの場合、キャリアが減少し、抵抗が高まる。しか
し、チャネル層やキャリア層より電子親和力の大きい半
導体を設けることにより、チャネル層やキャップ層に存
在する電子が十分電子親和力の大きい半導体に浸みだ
し、伝導に寄与する。この半導体とチャネル層およびキ
ャップ層との電子親和力の差はチャネル層やキャップ層
中の不純物準位と同程度かやや大きい方が電子の浸だし
が大きくなる。このときバンドギャップが小さくなるに
従い、ゲート耐圧の劣化が懸念されるが、価電子帯端を
不純物準位程度とすることにより、十分な耐圧を確保す
ることができる。
集中を防ぐことが重要であり、ノンドープ層をチャネル
層とキャップ層に挿入することが、効果的である。しか
し、ノンドープ層を挿入することにより、たとえばｎ型
ＦＥＴの場合、キャリアが減少し、抵抗が高まる。しか
し、チャネル層やキャリア層より電子親和力の大きい半
導体を設けることにより、チャネル層やキャップ層に存
在する電子が十分電子親和力の大きい半導体に浸みだ
し、伝導に寄与する。この半導体とチャネル層およびキ
ャップ層との電子親和力の差はチャネル層やキャップ層
中の不純物準位と同程度かやや大きい方が電子の浸だし
が大きくなる。このときバンドギャップが小さくなるに
従い、ゲート耐圧の劣化が懸念されるが、価電子帯端を
不純物準位程度とすることにより、十分な耐圧を確保す
ることができる。
【００１２】
【実施例】以下、図面に従い、本発明の実施例を説明す
る。
る。
【００１３】図１は半絶縁性ＧａＡｓ基板５上に第１の
半導体層として高純度ＧａＡｓ層１、第２の半導体層と
してＳｉを４×１０17ｃｍ-3ドーピングしたＧａＡｓ層
２、３の半導体層としてノンドープＧａＩｎＡｓ層３、
第４の半導体層としてＳｉを３×１０18ｃｍ-3ドーピン
グしたＧａＡｓ層４をエピタキシャル成長した層構造の
断面図を示したものである。図中、６はソース電極、７
はゲート電極、８はドレイン電極である。ｎ型ＧａＡｓ
層２はチャネル層、ノンドープＩｎＧａＡｓ層３は電界
集中を防ぐためのノンドープ層である。Ｉｎ組成は０．
０５でＧａＡｓキャップ層４の不純物レベルが５０〜１
００ｍｅＶであることより、ＩｎＧａＡｓの価電子帯端
はほぼＧａＡｓの不純物レベルとなる。エピタキシャル
法は分子線エピタキシャル法で、高純度ＧａＡｓ層１を
８０００オングストローム、ＧａＡｓ層２を１０００オ
ングストローム成長させ、さらにＧａＩｎＡｓ層３を２
０００オングストローム成長させた。ソース電極６およ
びドレイン電極８の低抵抗化のためキャップ層としてｎ
型ＧａＡｓ層４を成長させ、一部をエッチング除去し、
さらにノンドープ層３をエッチングし、二段のリセス構
造とし、リセス内にゲート電極７、さらに金およびゲル
マニウム，ニッケルによりオーミック電極６，８を形成
した。
半導体層として高純度ＧａＡｓ層１、第２の半導体層と
してＳｉを４×１０17ｃｍ-3ドーピングしたＧａＡｓ層
２、３の半導体層としてノンドープＧａＩｎＡｓ層３、
第４の半導体層としてＳｉを３×１０18ｃｍ-3ドーピン
グしたＧａＡｓ層４をエピタキシャル成長した層構造の
断面図を示したものである。図中、６はソース電極、７
はゲート電極、８はドレイン電極である。ｎ型ＧａＡｓ
層２はチャネル層、ノンドープＩｎＧａＡｓ層３は電界
集中を防ぐためのノンドープ層である。Ｉｎ組成は０．
０５でＧａＡｓキャップ層４の不純物レベルが５０〜１
００ｍｅＶであることより、ＩｎＧａＡｓの価電子帯端
はほぼＧａＡｓの不純物レベルとなる。エピタキシャル
法は分子線エピタキシャル法で、高純度ＧａＡｓ層１を
８０００オングストローム、ＧａＡｓ層２を１０００オ
ングストローム成長させ、さらにＧａＩｎＡｓ層３を２
０００オングストローム成長させた。ソース電極６およ
びドレイン電極８の低抵抗化のためキャップ層としてｎ
型ＧａＡｓ層４を成長させ、一部をエッチング除去し、
さらにノンドープ層３をエッチングし、二段のリセス構
造とし、リセス内にゲート電極７、さらに金およびゲル
マニウム，ニッケルによりオーミック電極６，８を形成
した。
【００１４】図２はこのトランジスタにおいて、ソース
電極６およびドレイン電極８にバイアスのない場合で
の、ソース下における深さ方向の熱平衡状態でのエネル
ギーバンド図である。ここで、ΔＥｃはＧａＡｓおよび
ＧａＩｎＡｓ界面での電子親和力の差、Δ1 はＧａＡｓ
およびフェルミレベルまでのエネルギー差である。＋は
ＧａＡｓ層４にイオン化したドナーを模式的に表してい
る。図３は従来の例で、ＧａＡｓのみを用いたものであ
る。図２ではバンド不連続によりＩｎＧａＡｓの一部が
フェルミレベルより低くなるが、従来例ではＧａＡｓの
価電子帯端はフェルミレベルより上になり、電子の濃度
が本発明よりも小さくなる。したがって、ノンドープ層
の抵抗は高くなる。
電極６およびドレイン電極８にバイアスのない場合で
の、ソース下における深さ方向の熱平衡状態でのエネル
ギーバンド図である。ここで、ΔＥｃはＧａＡｓおよび
ＧａＩｎＡｓ界面での電子親和力の差、Δ1 はＧａＡｓ
およびフェルミレベルまでのエネルギー差である。＋は
ＧａＡｓ層４にイオン化したドナーを模式的に表してい
る。図３は従来の例で、ＧａＡｓのみを用いたものであ
る。図２ではバンド不連続によりＩｎＧａＡｓの一部が
フェルミレベルより低くなるが、従来例ではＧａＡｓの
価電子帯端はフェルミレベルより上になり、電子の濃度
が本発明よりも小さくなる。したがって、ノンドープ層
の抵抗は高くなる。
【００１５】一方、ゲートでの耐圧はゲート電極，ドレ
イン電極間においてブレイクダウンするまでにかかる電
圧であるが、ノンドープＩｎＧａＡｓ層３により、電界
の集中を緩和することができる。ＩｎＧａＡｓを採用す
ることによりショットキー障壁の低下が考えられるが、
Ｉｎ組成を５％程度とすることにより、ほとんど耐圧の
劣化は見られなかった。
イン電極間においてブレイクダウンするまでにかかる電
圧であるが、ノンドープＩｎＧａＡｓ層３により、電界
の集中を緩和することができる。ＩｎＧａＡｓを採用す
ることによりショットキー障壁の低下が考えられるが、
Ｉｎ組成を５％程度とすることにより、ほとんど耐圧の
劣化は見られなかった。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
ではノンドープＧａＡｓ層をＩｎＧａＡｓ層に変えるこ
とにより、ノンドープ層のキャリア濃度を高め、電気的
抵抗を小さくすることが可能となる。しかもノンドープ
層であることより、特にドレイン端での電界集中を小さ
くすることが可能であり、ＦＥＴにおいてはソース抵抗
の低減および高いドレイン耐圧を維持することが可能で
あり、高出力ＦＥＴ等の特性を向上することとなる。
ではノンドープＧａＡｓ層をＩｎＧａＡｓ層に変えるこ
とにより、ノンドープ層のキャリア濃度を高め、電気的
抵抗を小さくすることが可能となる。しかもノンドープ
層であることより、特にドレイン端での電界集中を小さ
くすることが可能であり、ＦＥＴにおいてはソース抵抗
の低減および高いドレイン耐圧を維持することが可能で
あり、高出力ＦＥＴ等の特性を向上することとなる。
【図１】本発明による半導体装置の構造を示す断面図で
ある。
ある。
【図２】図１の半導体装置のエネルギーバンドを示す図
である。
である。
【図３】従来の半導体装置のエネルギーバンドを示す図
である。
である。
１ 高純度ガリウム砒素層 ２ ｎ型ガリウム砒素層 ３ ノンドープインジウムガリウム砒素層 ４ ｎ型ガリウム砒素層 ５ 半絶縁性ガリウム砒素基板 ６ ソース電極 ７ ゲート電極 ８ ドレイン電極
Claims (2)
- 【請求項１】第１の半導体層上に、ｎ型チャネル層が設
けられ、このチャネル層より電子親和力の大きい第２の
半導体層が設けられ、さらに第２の半導体層上にこれよ
り電子親和力の小さい第３のｎ型半導体層が設けられ、
さらに第２または第３の半導体層にショットキー電極が
形成され、第３の半導体層上にソース電極およびドレイ
ン電極が形成されたことを特徴とする電界効果型半導体
装置。 - 【請求項２】第１の半導体層上に、ｐ型チャネル層が設
けられ、このチャネル層より電子親和力と禁制帯幅の和
が小さい第２の半導体層が設けられ、さらに第２の半導
体層上にこれより電子親和力と禁制帯幅の和が大きい第
３のｐ型半導体層が設けられ、さらに第２または第３の
半導体層にショットキー電極が形成され、第３の半導体
層上にソース電極およびドレイン電極が形成されたこと
を特徴とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31611391A JPH05152339A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31611391A JPH05152339A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152339A true JPH05152339A (ja) | 1993-06-18 |
Family
ID=18073398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31611391A Pending JPH05152339A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255673B1 (en) | 1998-02-02 | 2001-07-03 | Nec Corporation | Hetero-junction field effect transistor |
-
1991
- 1991-11-29 JP JP31611391A patent/JPH05152339A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255673B1 (en) | 1998-02-02 | 2001-07-03 | Nec Corporation | Hetero-junction field effect transistor |
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