JPH05227740A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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- JPH05227740A JPH05227740A JP2861092A JP2861092A JPH05227740A JP H05227740 A JPH05227740 A JP H05227740A JP 2861092 A JP2861092 A JP 2861092A JP 2861092 A JP2861092 A JP 2861092A JP H05227740 A JPH05227740 A JP H05227740A
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Abstract
(57)【要約】
【目的】レベルシフト回路を用いたことに伴う消費電力
の増加を抑制することができる比較的簡単な構成のスイ
ッチング電源回路を提供する。 【構成】電源Ｅの両端間に一対のスイッチ素子Ｓ1 ，Ｓ
2 の直列回路を接続し、スイッチ素子Ｓ2 に負荷Ｚを並
列接続する。両スイッチ素子Ｓ1 ，Ｓ2 は、交互に択一
的にオンになるように制御信号Ｖｈ，Ｖｇによって制御
する。タイミング信号Ｖｄの基準電位を、両スイッチ素
子Ｓ1 ，Ｓ2 の接続点の電位とするように、レベルシフ
ト回路３によって基準電位を偏移させる。タイミング信
号Ｖｄのパルス幅はスイッチ素子Ｓ1 のオン期間よりも
短く設定される。レベルシフト回路３の出力パルス幅を
パルス幅引延し回路８ａによって引き延ばすことによっ
て制御信号Ｖｈを得る。
の増加を抑制することができる比較的簡単な構成のスイ
ッチング電源回路を提供する。 【構成】電源Ｅの両端間に一対のスイッチ素子Ｓ1 ，Ｓ
2 の直列回路を接続し、スイッチ素子Ｓ2 に負荷Ｚを並
列接続する。両スイッチ素子Ｓ1 ，Ｓ2 は、交互に択一
的にオンになるように制御信号Ｖｈ，Ｖｇによって制御
する。タイミング信号Ｖｄの基準電位を、両スイッチ素
子Ｓ1 ，Ｓ2 の接続点の電位とするように、レベルシフ
ト回路３によって基準電位を偏移させる。タイミング信
号Ｖｄのパルス幅はスイッチ素子Ｓ1 のオン期間よりも
短く設定される。レベルシフト回路３の出力パルス幅を
パルス幅引延し回路８ａによって引き延ばすことによっ
て制御信号Ｖｈを得る。
Description
【０００１】
【産業上の利用分野】本発明は、直流電源の両端間に一
対のスイッチ素子の直列回路を接続し、両スイッチ素子
が交互に択一的にオンになるように制御して負荷に通電
するようにしたスイッチング電源回路に関するものであ
る。
対のスイッチ素子の直列回路を接続し、両スイッチ素子
が交互に択一的にオンになるように制御して負荷に通電
するようにしたスイッチング電源回路に関するものであ
る。
【０００２】
【従来の技術】従来より、図７に示すように、直流電源
（脈流電源を含む）Ｅの両端間にＦＥＴ等からなる一対
のスイッチ素子Ｓ1 ，Ｓ2 の直列回路を接続し、低圧側
のスイッチ素子Ｓ2 に負荷Ｚを並列接続し、両スイッチ
素子Ｓ1 ，Ｓ2 が交互に択一的にオンになるように制御
して負荷Ｚに通電するスイッチング電源回路が提供され
ている。ところで、各スイッチ素子Ｓ1 ，Ｓ2 は、ソー
ス電位を基準電位とすると、ゲート電位が基準電位に対
してＨレベルになるとオンになる。したがって、スイッ
チ素子Ｓ1 は両スイッチ素子Ｓ1 ，Ｓ2 の接続点の電位
Ｖｚに対してＨレベルになる制御信号Ｖｈが制御電極に
入力されるとオンになり、また、スイッチ素子Ｓ2 は電
源Ｅの負極電位に対してＨレベルになる制御信号Ｖｇが
制御電極に入力されるとオンになる。ここで、両スイッ
チ素子Ｓ1 ，Ｓ2 の接続点の電位Ｖｚはスイッチ素子Ｓ
2 のオン・オフの状態によって変動するから、スイッチ
素子Ｓ1 の制御には、電位Ｖｚの変動に対応した制御信
号Ｖｈを生成する必要がある。
（脈流電源を含む）Ｅの両端間にＦＥＴ等からなる一対
のスイッチ素子Ｓ1 ，Ｓ2 の直列回路を接続し、低圧側
のスイッチ素子Ｓ2 に負荷Ｚを並列接続し、両スイッチ
素子Ｓ1 ，Ｓ2 が交互に択一的にオンになるように制御
して負荷Ｚに通電するスイッチング電源回路が提供され
ている。ところで、各スイッチ素子Ｓ1 ，Ｓ2 は、ソー
ス電位を基準電位とすると、ゲート電位が基準電位に対
してＨレベルになるとオンになる。したがって、スイッ
チ素子Ｓ1 は両スイッチ素子Ｓ1 ，Ｓ2 の接続点の電位
Ｖｚに対してＨレベルになる制御信号Ｖｈが制御電極に
入力されるとオンになり、また、スイッチ素子Ｓ2 は電
源Ｅの負極電位に対してＨレベルになる制御信号Ｖｇが
制御電極に入力されるとオンになる。ここで、両スイッ
チ素子Ｓ1 ，Ｓ2 の接続点の電位Ｖｚはスイッチ素子Ｓ
2 のオン・オフの状態によって変動するから、スイッチ
素子Ｓ1 の制御には、電位Ｖｚの変動に対応した制御信
号Ｖｈを生成する必要がある。
【０００３】この要求を満たすために、スイッチ素子Ｓ
1 の両端間（ソース−ドレイン間）に抵抗Ｒとコンデン
サＣとの直列回路を接続し、コンデンサＣにツェナーダ
イオードＺＤを並列接続した給電回路４を構成し、コン
デンサＣの両端電圧を後述するレベルシフト回路３の出
力部およびバッファＢＵＦ1 に給電する構成が考えられ
ている。給電回路４は、スイッチ素子Ｓ1 のオフ期間に
抵抗Ｒを介してコンデンサＣを充電し、コンデンサＣの
端子電圧の最大値をツェナーダイオードＺＤによって制
限するものである。このような給電回路４を設けること
により、スイッチ素子Ｓ1 に対して、両スイッチ素子Ｓ
1 ，Ｓ2 の接続点の電位Ｖｚを基準電位とした制御信号
Ｖｈを与えることができるのである。
1 の両端間（ソース−ドレイン間）に抵抗Ｒとコンデン
サＣとの直列回路を接続し、コンデンサＣにツェナーダ
イオードＺＤを並列接続した給電回路４を構成し、コン
デンサＣの両端電圧を後述するレベルシフト回路３の出
力部およびバッファＢＵＦ1 に給電する構成が考えられ
ている。給電回路４は、スイッチ素子Ｓ1 のオフ期間に
抵抗Ｒを介してコンデンサＣを充電し、コンデンサＣの
端子電圧の最大値をツェナーダイオードＺＤによって制
限するものである。このような給電回路４を設けること
により、スイッチ素子Ｓ1 に対して、両スイッチ素子Ｓ
1 ，Ｓ2 の接続点の電位Ｖｚを基準電位とした制御信号
Ｖｈを与えることができるのである。
【０００４】ところで、制御信号Ｖｈ，Ｖｇの発生タイ
ミングは、無安定マルチバイブレータ１（たとえば、５
５５として市販されている集積回路に抵抗やコンデンサ
を外付して構成する）から出力される基準信号Ｖａによ
り設定される。この基準信号ＶａはＴフリップフロップ
２（たとえば、４０２７として市販されているＣＭＯＳ
型の集積回路を用いる）に入力され、非反転出力端と反
転出力端とからそれぞれ基準信号Ｖａを分周した信号Ｖ
ｂ，Ｖｃが出力される。両信号Ｖｂ，Ｖｃは、それぞれ
アンド回路ＡＮＤ1 ，ＡＮＤ2 に入力されて基準信号Ｖ
ａとの論理積であるタイミング信号Ｖｄ，Ｖｅが出力さ
れる。タイミング信号Ｖｄは一対のカレントミラー回路
からなるレベルシフト回路３を介して基準電位を偏移さ
せてバッファＢＵＦ1 に入力され、バッファＢＵＦ1 か
ら制御信号Ｖｈが出力される。すなわち、タイミング信
号Ｖｄに対応して１段目のカレントミラー回路の出力抵
抗Ｒ1 に一定電流Ｉｄが流れ、２段目のカレントミラー
回路の出力抵抗Ｒ2 の両端間に基準電位を偏移させたタ
イミング信号Ｖｆが得られるのであり、このタイミング
信号ＶｆをバッファＢＵＦ1 に通すことによって制御信
号Ｖｈが得られるのである。また、タイミング信号Ｖｅ
はバッファＢＵＦ2 に入力され、バッファＢＵＦ2 から
制御信号Ｖｇが出力される。ここに、バッファＢＵ
Ｆ1 ，ＢＵＦ2 には、たとえば４０５０として市販され
ているＣＭＯＳ型の集積回路を用いることができる。ま
た、レベルシフト回路３として、カレントミラー回路を
用いて電流信号により基準電位をシフトさせる構成のも
のを示しているが、トランスやフォトカプラによってア
イソレーションを行う構成のものも考えられている。
ミングは、無安定マルチバイブレータ１（たとえば、５
５５として市販されている集積回路に抵抗やコンデンサ
を外付して構成する）から出力される基準信号Ｖａによ
り設定される。この基準信号ＶａはＴフリップフロップ
２（たとえば、４０２７として市販されているＣＭＯＳ
型の集積回路を用いる）に入力され、非反転出力端と反
転出力端とからそれぞれ基準信号Ｖａを分周した信号Ｖ
ｂ，Ｖｃが出力される。両信号Ｖｂ，Ｖｃは、それぞれ
アンド回路ＡＮＤ1 ，ＡＮＤ2 に入力されて基準信号Ｖ
ａとの論理積であるタイミング信号Ｖｄ，Ｖｅが出力さ
れる。タイミング信号Ｖｄは一対のカレントミラー回路
からなるレベルシフト回路３を介して基準電位を偏移さ
せてバッファＢＵＦ1 に入力され、バッファＢＵＦ1 か
ら制御信号Ｖｈが出力される。すなわち、タイミング信
号Ｖｄに対応して１段目のカレントミラー回路の出力抵
抗Ｒ1 に一定電流Ｉｄが流れ、２段目のカレントミラー
回路の出力抵抗Ｒ2 の両端間に基準電位を偏移させたタ
イミング信号Ｖｆが得られるのであり、このタイミング
信号ＶｆをバッファＢＵＦ1 に通すことによって制御信
号Ｖｈが得られるのである。また、タイミング信号Ｖｅ
はバッファＢＵＦ2 に入力され、バッファＢＵＦ2 から
制御信号Ｖｇが出力される。ここに、バッファＢＵ
Ｆ1 ，ＢＵＦ2 には、たとえば４０５０として市販され
ているＣＭＯＳ型の集積回路を用いることができる。ま
た、レベルシフト回路３として、カレントミラー回路を
用いて電流信号により基準電位をシフトさせる構成のも
のを示しているが、トランスやフォトカプラによってア
イソレーションを行う構成のものも考えられている。
【０００５】上述した構成によれば、図８（ａ）に示す
ように無安定マルチバイブレータ１から基準信号Ｖａを
出力すると、Ｔフリップフロップ２からは図８（ｂ）
（ｃ）に示すように、基準信号Ｖａの立ち上がり時に立
ち上がるとともに交互に択一的にＨレベルになる一対の
信号Ｖｂ，Ｖｃが出力される。すなわち、時刻ｔ0 で基
準信号Ｖａが立ち上がるとＴフリップフロップ２の非反
転出力が立ち上がり、時刻ｔ2 で基準信号Ｖａが立ち上
がるとＴフリップフロップ２の反転出力が立ち上がるの
である。したがって、アンド回路ＡＮＤ1 ，ＡＮＤ2 に
よって基準信号Ｖａと各信号Ｖｂ，Ｖｃとの論理積であ
るタイミング信号Ｖｄ，Ｖｅを生成すると、図８（ｄ）
（ｆ）のように、両タイミング信号Ｖｄ，Ｖｅは、交互
に択一的にＨレベルになるとともに、Ｈレベルになる期
間の後に同時にＬレベルになる一定の期間を有すること
になる。すなわち、タイミング信号Ｖｄは信号Ｖｂと基
準信号Ｖａとの論理積であるから、時刻ｔ0 で立ち上が
り時刻ｔ1 で立ち下がるのであり、タイミング信号Ｖｅ
は信号Ｖｃと基準信号Ｖａとの論理積であるから、時刻
ｔ2 で立ち上がり時刻ｔ3 で立ち下がるのである。その
後、時刻ｔ4 で基準信号Ｖａが立ち上がると、タイミン
グ信号Ｖｄが立ち上がって上述の動作を繰り返す。タイ
ミング信号Ｖｄはレベルシフト回路３に入力され、レベ
ルシフト回路３の１段目のカレントミラー回路の出力抵
抗Ｒ1 に図８（ｅ）のようにタイミング信号Ｖｄに対応
する電流Ｉｄが流れ、レベルシフト回路３の２段目のカ
レントミラー回路の出力抵抗Ｒ2 には図８（ｇ）のよう
に、両スイッチ素子Ｓ1 ，Ｓ2 の接続点の電位Ｖｚを基
準電位とするように信号レベルが変換されたタイミング
信号Ｖｆが発生する。このタイミング信号Ｖｆはバッフ
ァＢＵＦ1 に入力され、バッファＢＵＦ1 から図８
（ｉ）のようにタイミング信号Ｖｄに同期した制御信号
Ｖｈが出力されるのである。また、タイミング信号Ｖｅ
はバッファＢＵＦ2 に入力され、バッファＢＵＦ2 から
は図８（ｈ）のようにタイミング信号Ｖｅに同期した制
御信号Ｖｇが出力される。図８（ｇ）（ｉ）は基準電位
が両スイッチ素子Ｓ1 ，Ｓ2 の接続点の電位Ｖｚであ
り、図８（ｈ）は基準電位が電源Ｅの低圧側の電位にな
っている。このようにして、両スイッチ素子Ｓ1 ，Ｓ2
は、交互に択一的にオンになり、かつ、一方がオンにな
った後に同時にオフになる期間を挟んで他方がオンにな
るのである。
ように無安定マルチバイブレータ１から基準信号Ｖａを
出力すると、Ｔフリップフロップ２からは図８（ｂ）
（ｃ）に示すように、基準信号Ｖａの立ち上がり時に立
ち上がるとともに交互に択一的にＨレベルになる一対の
信号Ｖｂ，Ｖｃが出力される。すなわち、時刻ｔ0 で基
準信号Ｖａが立ち上がるとＴフリップフロップ２の非反
転出力が立ち上がり、時刻ｔ2 で基準信号Ｖａが立ち上
がるとＴフリップフロップ２の反転出力が立ち上がるの
である。したがって、アンド回路ＡＮＤ1 ，ＡＮＤ2 に
よって基準信号Ｖａと各信号Ｖｂ，Ｖｃとの論理積であ
るタイミング信号Ｖｄ，Ｖｅを生成すると、図８（ｄ）
（ｆ）のように、両タイミング信号Ｖｄ，Ｖｅは、交互
に択一的にＨレベルになるとともに、Ｈレベルになる期
間の後に同時にＬレベルになる一定の期間を有すること
になる。すなわち、タイミング信号Ｖｄは信号Ｖｂと基
準信号Ｖａとの論理積であるから、時刻ｔ0 で立ち上が
り時刻ｔ1 で立ち下がるのであり、タイミング信号Ｖｅ
は信号Ｖｃと基準信号Ｖａとの論理積であるから、時刻
ｔ2 で立ち上がり時刻ｔ3 で立ち下がるのである。その
後、時刻ｔ4 で基準信号Ｖａが立ち上がると、タイミン
グ信号Ｖｄが立ち上がって上述の動作を繰り返す。タイ
ミング信号Ｖｄはレベルシフト回路３に入力され、レベ
ルシフト回路３の１段目のカレントミラー回路の出力抵
抗Ｒ1 に図８（ｅ）のようにタイミング信号Ｖｄに対応
する電流Ｉｄが流れ、レベルシフト回路３の２段目のカ
レントミラー回路の出力抵抗Ｒ2 には図８（ｇ）のよう
に、両スイッチ素子Ｓ1 ，Ｓ2 の接続点の電位Ｖｚを基
準電位とするように信号レベルが変換されたタイミング
信号Ｖｆが発生する。このタイミング信号Ｖｆはバッフ
ァＢＵＦ1 に入力され、バッファＢＵＦ1 から図８
（ｉ）のようにタイミング信号Ｖｄに同期した制御信号
Ｖｈが出力されるのである。また、タイミング信号Ｖｅ
はバッファＢＵＦ2 に入力され、バッファＢＵＦ2 から
は図８（ｈ）のようにタイミング信号Ｖｅに同期した制
御信号Ｖｇが出力される。図８（ｇ）（ｉ）は基準電位
が両スイッチ素子Ｓ1 ，Ｓ2 の接続点の電位Ｖｚであ
り、図８（ｈ）は基準電位が電源Ｅの低圧側の電位にな
っている。このようにして、両スイッチ素子Ｓ1 ，Ｓ2
は、交互に択一的にオンになり、かつ、一方がオンにな
った後に同時にオフになる期間を挟んで他方がオンにな
るのである。
【０００６】ところで、上記構成では、タイミング信号
Ｖｄのパルス幅がスイッチ素子Ｓ1のオン期間とほぼ等
しくなるように構成されているから、スイッチ素子Ｓ1
がオンである期間はレベルシフト回路３に電流が流れ続
けることになる。とくに、レベルシフト回路３の１段目
のカレントミラー回路の出力抵抗Ｒ1 には電源Ｅの電圧
が印加されるから、出力抵抗Ｒ1 に流れる電流Ｉｄが小
さいとしても、カレントミラー回路３での消費電力は比
較的大きなものになるという問題がある。
Ｖｄのパルス幅がスイッチ素子Ｓ1のオン期間とほぼ等
しくなるように構成されているから、スイッチ素子Ｓ1
がオンである期間はレベルシフト回路３に電流が流れ続
けることになる。とくに、レベルシフト回路３の１段目
のカレントミラー回路の出力抵抗Ｒ1 には電源Ｅの電圧
が印加されるから、出力抵抗Ｒ1 に流れる電流Ｉｄが小
さいとしても、カレントミラー回路３での消費電力は比
較的大きなものになるという問題がある。
【０００７】このような問題を解決する構成として、図
９のような構成が考えられる。すなわち、図１０（ａ）
に示すように、スイッチ素子Ｓ1 ，Ｓ2 のオン期間より
も短いパルス幅の基準信号Ｖａを発生することによっ
て、図１０（ｄ）（ｅ）のようにスイッチ素子Ｓ1 ，Ｓ
2 のオン期間よりも短いパルス幅のタイミング信号Ｖ
ｄ，Ｖｅを生成する。ここで、Ｔフリップフロップ２か
ら発生する信号Ｖｂ，Ｖｃは図１０（ｂ）（ｃ）のよう
に図７の構成と同様の信号になる。タイミング信号Ｖ
ｄ，Ｖｅは、それぞれタイミング信号Ｖｄ，Ｖｅの立ち
下がりを検出して図１０（ｇ）（ｋ）のようなタイミン
グ信号Ｖｄ′，Ｖｅ′を出力するワンショットマルチバ
イブレータ５ａ，５ｂに入力される。ワンショットマル
チバイブレータ５ａ，５ｂは、たとえば５５５として市
販されている集積回路に時定数を設定する抵抗やコンデ
ンサを外付することによって構成される。
９のような構成が考えられる。すなわち、図１０（ａ）
に示すように、スイッチ素子Ｓ1 ，Ｓ2 のオン期間より
も短いパルス幅の基準信号Ｖａを発生することによっ
て、図１０（ｄ）（ｅ）のようにスイッチ素子Ｓ1 ，Ｓ
2 のオン期間よりも短いパルス幅のタイミング信号Ｖ
ｄ，Ｖｅを生成する。ここで、Ｔフリップフロップ２か
ら発生する信号Ｖｂ，Ｖｃは図１０（ｂ）（ｃ）のよう
に図７の構成と同様の信号になる。タイミング信号Ｖ
ｄ，Ｖｅは、それぞれタイミング信号Ｖｄ，Ｖｅの立ち
下がりを検出して図１０（ｇ）（ｋ）のようなタイミン
グ信号Ｖｄ′，Ｖｅ′を出力するワンショットマルチバ
イブレータ５ａ，５ｂに入力される。ワンショットマル
チバイブレータ５ａ，５ｂは、たとえば５５５として市
販されている集積回路に時定数を設定する抵抗やコンデ
ンサを外付することによって構成される。
【０００８】タイミング信号Ｖｄ′，Ｖｅは、それぞれ
レベルシフト回路３ａ，３ｂを通して基準電位が偏移さ
れてタイミング信号Ｖｉ，Ｖｊが生成され、各タイミン
グ信号Ｖｉ，Ｖｊは、それぞれＲＳフリップフロップ６
ａのセット端子Ｓとリセット端子Ｒとに入力される。各
レベルシフト回路３ａ，３ｂは、２段のカレントミラー
回路によって構成され、各１段目のカレントミラー回路
の出力抵抗Ｒ3 ，Ｒ4にそれぞれタイミング信号Ｖ
ｄ′，Ｖｅに応じて図１０（ｆ）（ｈ）のように電流Ｉ
ｄ′，Ｉｅが流れると、各２段目のカレントミラー回路
の出力抵抗Ｒ5 ，Ｒ 6 の両端に図１０（ｉ）（ｊ）のよ
うにタイミング信号Ｖｉ，Ｖｊが発生する。タイミング
信号Ｖｉが立ち上がると、図１０（ｌ）のように、ＲＳ
フリップフロップ６ａの出力であるタイミング信号Ｖｆ
が立ち上がり、タイミング信号Ｖｊが立ち上がるとタイ
ミング信号Ｖｆは立ち下がる。すなわち、タイミング信
号Ｖｆは、タイミング信号Ｖｄの立ち下がりからタイミ
ング信号Ｖｅの立ち上がりまでの期間にＨレベルにな
る。このタイミング信号Ｖｆは図７の構成と同様にバッ
ファＢＵＦ1 を介して制御信号Ｖｈ（図１０（ｎ）参
照）としてスイッチ素子Ｓ1の制御端子に入力される。
レベルシフト回路３ａ，３ｂを通して基準電位が偏移さ
れてタイミング信号Ｖｉ，Ｖｊが生成され、各タイミン
グ信号Ｖｉ，Ｖｊは、それぞれＲＳフリップフロップ６
ａのセット端子Ｓとリセット端子Ｒとに入力される。各
レベルシフト回路３ａ，３ｂは、２段のカレントミラー
回路によって構成され、各１段目のカレントミラー回路
の出力抵抗Ｒ3 ，Ｒ4にそれぞれタイミング信号Ｖ
ｄ′，Ｖｅに応じて図１０（ｆ）（ｈ）のように電流Ｉ
ｄ′，Ｉｅが流れると、各２段目のカレントミラー回路
の出力抵抗Ｒ5 ，Ｒ 6 の両端に図１０（ｉ）（ｊ）のよ
うにタイミング信号Ｖｉ，Ｖｊが発生する。タイミング
信号Ｖｉが立ち上がると、図１０（ｌ）のように、ＲＳ
フリップフロップ６ａの出力であるタイミング信号Ｖｆ
が立ち上がり、タイミング信号Ｖｊが立ち上がるとタイ
ミング信号Ｖｆは立ち下がる。すなわち、タイミング信
号Ｖｆは、タイミング信号Ｖｄの立ち下がりからタイミ
ング信号Ｖｅの立ち上がりまでの期間にＨレベルにな
る。このタイミング信号Ｖｆは図７の構成と同様にバッ
ファＢＵＦ1 を介して制御信号Ｖｈ（図１０（ｎ）参
照）としてスイッチ素子Ｓ1の制御端子に入力される。
【０００９】一方、タイミング信号Ｖｄ，Ｖｅ′は、そ
れぞれＲＳフリップフロップ６ｂのリセット端子Ｒとセ
ット端子Ｓとに入力される。したがって、タイミング信
号Ｖｅ′が立ち上がると、図１０（ｍ）のように、ＲＳ
フリップフロップ６ｂの出力であるタイミング信号Ｖｋ
が立ち上がり、タイミング信号Ｖｄが立ち上がるとタイ
ミング信号Ｖｋは立ち下がる。すなわち、タイミング信
号Ｖｋは、タイミング信号Ｖｅの立ち下がりからタイミ
ング信号Ｖｄの立ち上がりまでの期間にＨレベルにな
る。このタイミング信号Ｖｋは図７の構成と同様にバッ
ファＢＵＦ2 を介して制御信号Ｖｇ（図１０（ｏ）参
照）としてスイッチ素子Ｓ2 の制御端子に入力される。
れぞれＲＳフリップフロップ６ｂのリセット端子Ｒとセ
ット端子Ｓとに入力される。したがって、タイミング信
号Ｖｅ′が立ち上がると、図１０（ｍ）のように、ＲＳ
フリップフロップ６ｂの出力であるタイミング信号Ｖｋ
が立ち上がり、タイミング信号Ｖｄが立ち上がるとタイ
ミング信号Ｖｋは立ち下がる。すなわち、タイミング信
号Ｖｋは、タイミング信号Ｖｅの立ち下がりからタイミ
ング信号Ｖｄの立ち上がりまでの期間にＨレベルにな
る。このタイミング信号Ｖｋは図７の構成と同様にバッ
ファＢＵＦ2 を介して制御信号Ｖｇ（図１０（ｏ）参
照）としてスイッチ素子Ｓ2 の制御端子に入力される。
【００１０】以上の構成によって、図７の構成と同様
に、両スイッチ素子Ｓ1 ，Ｓ2 は同時にオフになる期間
を挟んで交互に択一的にオンになるのである。また、レ
ベルシフト回路３ａ，３ｂには、それぞれタイミング信
号Ｖｄ′，ＶｅがＨレベルである期間にのみ電流が流
れ、両タイミング信号Ｖｄ′，Ｖｅは、スイッチ素子Ｓ
1のオン期間に比較してパルス幅を十分小さくすること
ができるから、図７の構成に比較して消費電力を大幅に
削減できるのである。
に、両スイッチ素子Ｓ1 ，Ｓ2 は同時にオフになる期間
を挟んで交互に択一的にオンになるのである。また、レ
ベルシフト回路３ａ，３ｂには、それぞれタイミング信
号Ｖｄ′，ＶｅがＨレベルである期間にのみ電流が流
れ、両タイミング信号Ｖｄ′，Ｖｅは、スイッチ素子Ｓ
1のオン期間に比較してパルス幅を十分小さくすること
ができるから、図７の構成に比較して消費電力を大幅に
削減できるのである。
【００１１】
【発明が解決しようとする課題】図９に示した構成で
は、図７の構成に比較して消費電力は削減できるのであ
るが、回路構成が複雑になるという問題がある。本発明
は上記問題点の解決を目的とするものであり、レベルシ
フト回路を用いたことに伴う消費電力の増加を抑制する
ことができ、しかも構成が比較的簡単であるスイッチン
グ電源回路を提供しようとするものである。
は、図７の構成に比較して消費電力は削減できるのであ
るが、回路構成が複雑になるという問題がある。本発明
は上記問題点の解決を目的とするものであり、レベルシ
フト回路を用いたことに伴う消費電力の増加を抑制する
ことができ、しかも構成が比較的簡単であるスイッチン
グ電源回路を提供しようとするものである。
【００１２】
【課題を解決するための手段】請求項１の発明では、上
記目的を達成するために、直流電源の両端間に一対のス
イッチ素子の直列回路を接続し、両スイッチ素子が交互
に択一的にオンになるように制御回路から制御信号を発
生して負荷に通電するスイッチング電源回路において、
制御回路は、各スイッチ素子のオン期間よりも短いパル
ス幅のパルス信号である一対のタイミング信号を交互に
択一的に発生するタイミング信号発生回路と、両スイッ
チ素子の接続点の電位が一方のタイミング信号の基準電
位になるように基準電位を偏移させるレベルシフト回路
と、レベルシフト回路の出力パルス幅を引き延ばして制
御信号を出力するパルス幅引延し回路とを備えているの
である。
記目的を達成するために、直流電源の両端間に一対のス
イッチ素子の直列回路を接続し、両スイッチ素子が交互
に択一的にオンになるように制御回路から制御信号を発
生して負荷に通電するスイッチング電源回路において、
制御回路は、各スイッチ素子のオン期間よりも短いパル
ス幅のパルス信号である一対のタイミング信号を交互に
択一的に発生するタイミング信号発生回路と、両スイッ
チ素子の接続点の電位が一方のタイミング信号の基準電
位になるように基準電位を偏移させるレベルシフト回路
と、レベルシフト回路の出力パルス幅を引き延ばして制
御信号を出力するパルス幅引延し回路とを備えているの
である。
【００１３】請求項２の発明では、直流電源の両端間に
一対のスイッチ素子の直列回路を接続し、両スイッチ素
子が交互に択一的にオンになるように制御回路から制御
信号を発生して負荷に通電するスイッチング電源回路に
おいて、制御回路は、パルス信号である一対のタイミン
グ信号を交互に択一的に発生するタイミング信号発生回
路と、タイミング信号を発生間隔に対応するレベルを有
し各スイッチ素子のオン期間よりも短い所定のパルス幅
の信号に変換する第１の変換回路と、両スイッチ素子の
接続点の電位が第１の変換回路の出力信号の基準電位に
なるように基準電位を偏移させるレベルシフト回路と、
レベルシフト回路の出力パルスのレベルに対応するパル
ス幅を有した制御信号を出力する第２の変換回路とを備
えているのである。
一対のスイッチ素子の直列回路を接続し、両スイッチ素
子が交互に択一的にオンになるように制御回路から制御
信号を発生して負荷に通電するスイッチング電源回路に
おいて、制御回路は、パルス信号である一対のタイミン
グ信号を交互に択一的に発生するタイミング信号発生回
路と、タイミング信号を発生間隔に対応するレベルを有
し各スイッチ素子のオン期間よりも短い所定のパルス幅
の信号に変換する第１の変換回路と、両スイッチ素子の
接続点の電位が第１の変換回路の出力信号の基準電位に
なるように基準電位を偏移させるレベルシフト回路と、
レベルシフト回路の出力パルスのレベルに対応するパル
ス幅を有した制御信号を出力する第２の変換回路とを備
えているのである。
【００１４】
【作用】請求項１の構成によれば、スイッチ素子のオン
期間よりも短いパルス幅のパルス信号であるタイミング
信号を発生し、レベルシフト回路によってタイミング信
号の基準電位を偏移させた後に、基準電位が偏移したタ
イミング信号のパルス幅をパルス幅引延し回路によって
引き延ばすので、タイミング信号のパルス幅をスイッチ
素子のオン期間よりも短く設定しながらも、スイッチ素
子を所定の長さのオン期間に設定することができるので
ある。すなわち、レベルシフト回路への通電時間が短く
なり、消費電力の抑制につながるのである。また、レベ
ルシフト回路の後段側にパルス幅引延し回路を設けてい
るだけであるから、ワンショットマルチバイブレータ、
２つのレベルシフト回路、ＲＳフリップフロップを設け
た従来構成に比較すれば回路構成が簡単になるのであ
る。
期間よりも短いパルス幅のパルス信号であるタイミング
信号を発生し、レベルシフト回路によってタイミング信
号の基準電位を偏移させた後に、基準電位が偏移したタ
イミング信号のパルス幅をパルス幅引延し回路によって
引き延ばすので、タイミング信号のパルス幅をスイッチ
素子のオン期間よりも短く設定しながらも、スイッチ素
子を所定の長さのオン期間に設定することができるので
ある。すなわち、レベルシフト回路への通電時間が短く
なり、消費電力の抑制につながるのである。また、レベ
ルシフト回路の後段側にパルス幅引延し回路を設けてい
るだけであるから、ワンショットマルチバイブレータ、
２つのレベルシフト回路、ＲＳフリップフロップを設け
た従来構成に比較すれば回路構成が簡単になるのであ
る。
【００１５】請求項２の構成によれば、タイミング信号
を、タイミング信号の発生間隔に対応するレベルを有し
スイッチ素子のオン期間よりも短いパルス幅の信号に変
換して、レベルシフト回路によって基準電位を偏移させ
た後、基準電位を偏移させた信号のレベルに対応するパ
ルス幅を有した制御信号に再変換するので、レベルシフ
ト回路を通過する信号のパルス幅を短くすることがで
き、レベルシフト回路の通電時間を短時間にして消費電
力を抑制することができるのである。また、レベルシフ
ト回路の前後にそれぞれ変換回路を設けているだけであ
るから、従来構成に比較すれば回路構成が簡単になる。
を、タイミング信号の発生間隔に対応するレベルを有し
スイッチ素子のオン期間よりも短いパルス幅の信号に変
換して、レベルシフト回路によって基準電位を偏移させ
た後、基準電位を偏移させた信号のレベルに対応するパ
ルス幅を有した制御信号に再変換するので、レベルシフ
ト回路を通過する信号のパルス幅を短くすることがで
き、レベルシフト回路の通電時間を短時間にして消費電
力を抑制することができるのである。また、レベルシフ
ト回路の前後にそれぞれ変換回路を設けているだけであ
るから、従来構成に比較すれば回路構成が簡単になる。
【００１６】
【実施例】（実施例１）図１に示すように、本実施例の
基本構成は従来構成として示した図７の構成とほぼ同様
であるから、相違点を中心に説明する。すなわち、本実
施例では、スイッチ素子Ｓ1 に対する制御信号Ｖｈを与
える回路については、レベルシフト回路３の出力抵抗に
代えてコンデンサＣ1 を設け、一対のトランジスタ
Ｑ11，Ｑ12よりなりコンデンサＣ1 を入力側に接続した
カレントミラー回路と、カレントミラー回路の出力抵抗
である可変抵抗器ＶＲ1 と、バッファＢＵＦ1 とからな
るパルス幅引延し回路８ａを設けている。また、スイッ
チ素子Ｓ2 に対する制御信号Ｖｇを与える回路について
は、タイミング信号Ｖｅを受けて電流信号を出力する２
段のカレントミラー回路からなる電圧−電流変換回路７
を設け、電圧−電流変換回路７の出力電流により充電さ
れるコンデンサＣ2 と、一対のトランジスタＱ21，Ｑ22
よりなりコンデンサＣ2 を入力側に接続したカレントミ
ラー回路と、カレントミラー回路の出力抵抗である可変
抵抗器ＶＲ2 と、バッファＢＵＦ2 とからなるパルス幅
引延し回路８ｂを設けている。レベルシフト回路３およ
び電圧−電流変換回路７には、それぞれタイミング信号
Ｖｄ，Ｖｅが入力される。タイミング信号Ｖｄ，Ｖｅ
は、無安定マルチバイブレータ１とＴフリップフロップ
２と、一対のアンド回路ＡＮＤ1 ，ＡＮＤ2 とによって
構成されたタイミング発生回路より出力される。タイミ
ング信号発生回路では、図９に示した従来構成と同様
に、スイッチ素子Ｓ1 ，Ｓ2 のオン期間よりもパルス幅
が短く設定されたタイミング信号Ｖｄ，Ｖｅを発生す
る。
基本構成は従来構成として示した図７の構成とほぼ同様
であるから、相違点を中心に説明する。すなわち、本実
施例では、スイッチ素子Ｓ1 に対する制御信号Ｖｈを与
える回路については、レベルシフト回路３の出力抵抗に
代えてコンデンサＣ1 を設け、一対のトランジスタ
Ｑ11，Ｑ12よりなりコンデンサＣ1 を入力側に接続した
カレントミラー回路と、カレントミラー回路の出力抵抗
である可変抵抗器ＶＲ1 と、バッファＢＵＦ1 とからな
るパルス幅引延し回路８ａを設けている。また、スイッ
チ素子Ｓ2 に対する制御信号Ｖｇを与える回路について
は、タイミング信号Ｖｅを受けて電流信号を出力する２
段のカレントミラー回路からなる電圧−電流変換回路７
を設け、電圧−電流変換回路７の出力電流により充電さ
れるコンデンサＣ2 と、一対のトランジスタＱ21，Ｑ22
よりなりコンデンサＣ2 を入力側に接続したカレントミ
ラー回路と、カレントミラー回路の出力抵抗である可変
抵抗器ＶＲ2 と、バッファＢＵＦ2 とからなるパルス幅
引延し回路８ｂを設けている。レベルシフト回路３およ
び電圧−電流変換回路７には、それぞれタイミング信号
Ｖｄ，Ｖｅが入力される。タイミング信号Ｖｄ，Ｖｅ
は、無安定マルチバイブレータ１とＴフリップフロップ
２と、一対のアンド回路ＡＮＤ1 ，ＡＮＤ2 とによって
構成されたタイミング発生回路より出力される。タイミ
ング信号発生回路では、図９に示した従来構成と同様
に、スイッチ素子Ｓ1 ，Ｓ2 のオン期間よりもパルス幅
が短く設定されたタイミング信号Ｖｄ，Ｖｅを発生す
る。
【００１７】パルス幅引延し回路８ａ，８ｂは、コンデ
ンサＣ1 ，Ｃ2 への充電電荷を可変抵抗器ＶＲ1 ，ＶＲ
2 の抵抗値に応じた時間で放電し、バッファＢＵＦ1 ，
ＢＵＦ2 の入力閾値をコンデンサＣ1 ，Ｃ2 の端子電圧
Ｖｆ，Ｖｋが越えている期間にバッファＢＵＦ1 ，ＢＵ
Ｆ2 の出力をＨレベルにするように構成されている。す
なわち、コンデンサＣ1 ，Ｃ2 の容量と可変抵抗器ＶＲ
1 ，ＶＲ2 の抵抗値との設定値に応じて、バッファＢＵ
Ｆ1 ，ＢＵＦ2 の出力である制御信号Ｖｈ，Ｖｇのパル
ス幅を調節できるのである。各コンデンサＣ1 ，Ｃ2 へ
の充電電流は、レベルシフト回路３または電圧−電流変
換回路７の出力電流によって与えられる。すなわち、タ
イミング信号Ｖｄ，Ｖｅのオン期間にコンデンサＣ1 ，
Ｃ2 に充電されるのであって、コンデンサＣ1 ，Ｃ2 の
容量や可変抵抗器ＶＲ1 ，ＶＲ2の抵抗値を適宜設定す
れば、制御信号Ｖｈ，Ｖｇのパルス幅をタイミング信号
Ｖｄ，Ｖｅのパルス幅よりも長くすることができる。
ンサＣ1 ，Ｃ2 への充電電荷を可変抵抗器ＶＲ1 ，ＶＲ
2 の抵抗値に応じた時間で放電し、バッファＢＵＦ1 ，
ＢＵＦ2 の入力閾値をコンデンサＣ1 ，Ｃ2 の端子電圧
Ｖｆ，Ｖｋが越えている期間にバッファＢＵＦ1 ，ＢＵ
Ｆ2 の出力をＨレベルにするように構成されている。す
なわち、コンデンサＣ1 ，Ｃ2 の容量と可変抵抗器ＶＲ
1 ，ＶＲ2 の抵抗値との設定値に応じて、バッファＢＵ
Ｆ1 ，ＢＵＦ2 の出力である制御信号Ｖｈ，Ｖｇのパル
ス幅を調節できるのである。各コンデンサＣ1 ，Ｃ2 へ
の充電電流は、レベルシフト回路３または電圧−電流変
換回路７の出力電流によって与えられる。すなわち、タ
イミング信号Ｖｄ，Ｖｅのオン期間にコンデンサＣ1 ，
Ｃ2 に充電されるのであって、コンデンサＣ1 ，Ｃ2 の
容量や可変抵抗器ＶＲ1 ，ＶＲ2の抵抗値を適宜設定す
れば、制御信号Ｖｈ，Ｖｇのパルス幅をタイミング信号
Ｖｄ，Ｖｅのパルス幅よりも長くすることができる。
【００１８】次に動作を説明する。タイミング信号Ｖ
ｄ，Ｖｅは、無安定マルチバイブレータ１から出力され
た図２（ａ）のような基準信号Ｖａに基づいて、Ｔフリ
ップフロップ２で図２（ｂ）（ｃ）のような信号Ｖｂ，
Ｖｃを生成した後、基準信号Ｖａと信号Ｖｂ，Ｖｃとの
論理積をそれぞれアンド回路ＡＮＤ1 ，ＡＮＤ2 から出
力することにより図２（ｄ）（ｆ）のようなパルス信号
として得られる。タイミング信号Ｖｄはレベルシフト回
路３を通ることによって基準電位が偏移し、図２（ｅ）
のような出力電流Ｉｄ″が得られる。この電流によって
コンデンサＣ1 が充電されるが、コンデンサＣ1 は、パ
ルス幅引延し回路８ａのカレントミラー回路を構成する
トランジスタＱ11のコレクタ−エミッタに並列接続され
ているから、トランジスタＱ11のコレクタ−エミッタを
通る経路で放電も同時に行われる。トランジスタＱ11の
コレクタ−エミッタを通る放電電流Ｉｆは可変抵抗器Ｖ
Ｒ1によって制限されるから、結局、可変抵抗器ＶＲ1
の抵抗値に応じた時定数でコンデンサＣ1 が放電するこ
とになる。ここにおいて、レベルシフト回路３の出力電
流Ｉｄ″に対して、コンデンサＣ1 の放電電流Ｉｆが小
さくなるように設定すれば（Ｉｆ＜Ｉｄ″）、充電時間
よりも放電時間を長くすることができる。すなわち、Ｉ
ｄ″−Ｉｆ＝Ｎ×Ｉｆ（Ｎは１より大きい数）となるよ
うにＩｆを設定すれば、コンデンサＣ1 の放電時間は充
電時間のＮ倍になる。コンデンサＣ1 の端子電圧Ｖｆ
は、図２（ｈ）のようにタイミング信号ＶｄがＨレベル
である期間に急上昇し、以後、徐々に下降することにな
る。また、コンデンサＣ1 はバッファＢＵＦ1 の入力端
に接続されているから、コンデンサＣ1 の端子電圧がバ
ッファＢＵＦ1 の入力閾値（図２（ｈ）に破線で示すレ
ベル）を越えている期間だけ、図２（ｊ）のように、バ
ッファＢＵＦ1 の出力である制御信号ＶｈがＨレベルに
なる。このようにパルス幅引延し回路８ａを設けること
によって、タイミング信号Ｖｄのパルス幅よりも長い制
御信号Ｖｈを生成することができるのであって、レベル
シフト回路３に電流が流れる時間をスイッチ素子Ｓ1 の
オン期間よりも短くすることができるのである。
ｄ，Ｖｅは、無安定マルチバイブレータ１から出力され
た図２（ａ）のような基準信号Ｖａに基づいて、Ｔフリ
ップフロップ２で図２（ｂ）（ｃ）のような信号Ｖｂ，
Ｖｃを生成した後、基準信号Ｖａと信号Ｖｂ，Ｖｃとの
論理積をそれぞれアンド回路ＡＮＤ1 ，ＡＮＤ2 から出
力することにより図２（ｄ）（ｆ）のようなパルス信号
として得られる。タイミング信号Ｖｄはレベルシフト回
路３を通ることによって基準電位が偏移し、図２（ｅ）
のような出力電流Ｉｄ″が得られる。この電流によって
コンデンサＣ1 が充電されるが、コンデンサＣ1 は、パ
ルス幅引延し回路８ａのカレントミラー回路を構成する
トランジスタＱ11のコレクタ−エミッタに並列接続され
ているから、トランジスタＱ11のコレクタ−エミッタを
通る経路で放電も同時に行われる。トランジスタＱ11の
コレクタ−エミッタを通る放電電流Ｉｆは可変抵抗器Ｖ
Ｒ1によって制限されるから、結局、可変抵抗器ＶＲ1
の抵抗値に応じた時定数でコンデンサＣ1 が放電するこ
とになる。ここにおいて、レベルシフト回路３の出力電
流Ｉｄ″に対して、コンデンサＣ1 の放電電流Ｉｆが小
さくなるように設定すれば（Ｉｆ＜Ｉｄ″）、充電時間
よりも放電時間を長くすることができる。すなわち、Ｉ
ｄ″−Ｉｆ＝Ｎ×Ｉｆ（Ｎは１より大きい数）となるよ
うにＩｆを設定すれば、コンデンサＣ1 の放電時間は充
電時間のＮ倍になる。コンデンサＣ1 の端子電圧Ｖｆ
は、図２（ｈ）のようにタイミング信号ＶｄがＨレベル
である期間に急上昇し、以後、徐々に下降することにな
る。また、コンデンサＣ1 はバッファＢＵＦ1 の入力端
に接続されているから、コンデンサＣ1 の端子電圧がバ
ッファＢＵＦ1 の入力閾値（図２（ｈ）に破線で示すレ
ベル）を越えている期間だけ、図２（ｊ）のように、バ
ッファＢＵＦ1 の出力である制御信号ＶｈがＨレベルに
なる。このようにパルス幅引延し回路８ａを設けること
によって、タイミング信号Ｖｄのパルス幅よりも長い制
御信号Ｖｈを生成することができるのであって、レベル
シフト回路３に電流が流れる時間をスイッチ素子Ｓ1 の
オン期間よりも短くすることができるのである。
【００１９】電圧−電流変換回路７とパルス幅引延し回
路８ｂとの動作も同様であって、タイミング信号Ｖｅに
対応した電流Ｉｅ″が電圧−電流変換回路７の出力とし
て得られ、この電流Ｉｅ″によってコンデンサＣ2 が充
電されるとともに、可変抵抗器ＶＲ2 により設定された
抵抗値でコンデンサＣ2 が放電するのである。したがっ
て、コンデンサＣ2 の端子電圧は、図２（ｉ）のように
変化するのであり、コンデンサＣ2 の端子電圧がバッフ
ァＢＵＦ2 の入力閾値（図２（ｉ）の破線で示すレベ
ル）を越えている期間だけ、図２（ｋ）のように、バッ
ファＢＵＦ2 の出力である制御信号ＶｇがＨレベルにな
る。ここに、トランジスタＱ21のコレクタ−エミッタを
通る放電電流Ｉｋを適宜大きさに制限し、Ｉｋ＜Ｉｅ″
となるように設定すれば充電時間よりも放電時間を長く
することができ、電圧−電流変換回路７に電流が流れる
時間をスイッチ素子Ｓ2 のオン期間よりも短くすること
ができるのである。
路８ｂとの動作も同様であって、タイミング信号Ｖｅに
対応した電流Ｉｅ″が電圧−電流変換回路７の出力とし
て得られ、この電流Ｉｅ″によってコンデンサＣ2 が充
電されるとともに、可変抵抗器ＶＲ2 により設定された
抵抗値でコンデンサＣ2 が放電するのである。したがっ
て、コンデンサＣ2 の端子電圧は、図２（ｉ）のように
変化するのであり、コンデンサＣ2 の端子電圧がバッフ
ァＢＵＦ2 の入力閾値（図２（ｉ）の破線で示すレベ
ル）を越えている期間だけ、図２（ｋ）のように、バッ
ファＢＵＦ2 の出力である制御信号ＶｇがＨレベルにな
る。ここに、トランジスタＱ21のコレクタ−エミッタを
通る放電電流Ｉｋを適宜大きさに制限し、Ｉｋ＜Ｉｅ″
となるように設定すれば充電時間よりも放電時間を長く
することができ、電圧−電流変換回路７に電流が流れる
時間をスイッチ素子Ｓ2 のオン期間よりも短くすること
ができるのである。
【００２０】以上の動作を繰り返すことによって、両ス
イッチ素子Ｓ1 ，Ｓ2 が交互に択一的にオンになるので
あって、比較的簡単な構成ながら、スイッチ素子Ｓ1 ，
Ｓ2のオン期間よりも短いパルス幅のタイミング信号を
レベルシフト回路３に入力することによって、スイッチ
素子Ｓ1 ，Ｓ2 を制御することができるのである。その
結果、レベルシフト回路３での消費電力の低減につなが
るのである。
イッチ素子Ｓ1 ，Ｓ2 が交互に択一的にオンになるので
あって、比較的簡単な構成ながら、スイッチ素子Ｓ1 ，
Ｓ2のオン期間よりも短いパルス幅のタイミング信号を
レベルシフト回路３に入力することによって、スイッチ
素子Ｓ1 ，Ｓ2 を制御することができるのである。その
結果、レベルシフト回路３での消費電力の低減につなが
るのである。
【００２１】上記構成において、両スイッチ素子Ｓ1 ，
Ｓ2 が同時にオンになると、電源Ｅの両端間が短絡され
ることになって不都合であるから、制御信号Ｖｈ，Ｖｇ
がＨレベルである期間に比較して、基準信号Ｖａの発生
間隔を長く設定することが必要である。いま、制御信号
Ｖｈ，Ｖｇのオン期間が基準信号Ｖａのオン期間のＮ倍
（Ｎは１より大）であるとすると、（基準信号Ｖａのオ
ン期間）×Ｎ＜（基準信号の発生間隔）という条件を満
たす必要があるから、結果的に、基準信号Ｖａのオンデ
ューティは１／Ｎより小さいことが必要である。要する
に、基準信号Ｖａのオンデューティは、基準信号Ｖａの
オン期間と制御信号Ｖｈ，Ｖｇとの比によって制限され
るのである。また、図２の右半分に示すように、基準信
号Ｖａのパルス幅や周期を変更しても、上記条件が満た
されている限り動作可能であり、基準信号Ｖａのパルス
幅を変更せずに周期のみを変更すれば、制御信号Ｖｈ，
Ｖｇのオンデューティが変化することになって、負荷Ｚ
への供給電力を制御できることになる。
Ｓ2 が同時にオンになると、電源Ｅの両端間が短絡され
ることになって不都合であるから、制御信号Ｖｈ，Ｖｇ
がＨレベルである期間に比較して、基準信号Ｖａの発生
間隔を長く設定することが必要である。いま、制御信号
Ｖｈ，Ｖｇのオン期間が基準信号Ｖａのオン期間のＮ倍
（Ｎは１より大）であるとすると、（基準信号Ｖａのオ
ン期間）×Ｎ＜（基準信号の発生間隔）という条件を満
たす必要があるから、結果的に、基準信号Ｖａのオンデ
ューティは１／Ｎより小さいことが必要である。要する
に、基準信号Ｖａのオンデューティは、基準信号Ｖａの
オン期間と制御信号Ｖｈ，Ｖｇとの比によって制限され
るのである。また、図２の右半分に示すように、基準信
号Ｖａのパルス幅や周期を変更しても、上記条件が満た
されている限り動作可能であり、基準信号Ｖａのパルス
幅を変更せずに周期のみを変更すれば、制御信号Ｖｈ，
Ｖｇのオンデューティが変化することになって、負荷Ｚ
への供給電力を制御できることになる。
【００２２】（実施例２）本実施例は、図３に示すよう
に、ブリッジ型のスイッチング電源回路を構成するよう
にスイッチ素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′を接続した
ものであって、各一対のスイッチ素子Ｓ1 ，Ｓ2 、
Ｓ1 ′，Ｓ2 ′の直列回路をそれぞれ電源Ｅの両端間に
接続し、両直列回路におけるスイッチ素子Ｓ1 ，Ｓ2 、
Ｓ1 ′，Ｓ2 ′の接続点間に負荷Ｚを接続したものであ
る。スイッチ素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′は、負荷
Ｚを介して接続された高圧側と低圧側とが同時にオンに
なるように制御される。負荷Ｚを介さずに直列接続され
ているスイッチ素子Ｓ1 ，Ｓ2 、Ｓ1 ′，Ｓ2 ′は実施
例１と同様に交互に択一的にオンになる。したがって、
スイッチ素子Ｓ1 ，Ｓ2 ′がオンである期間にはスイッ
チ素子Ｓ2 ，Ｓ1 ′はオフであり、逆にスイッチ素子Ｓ
1 ，Ｓ2 ′がオフである期間にはスイッチ素子Ｓ2，Ｓ
1 ′はオンになる。このようにして負荷Ｚには交番電流
が流れることになる。各スイッチ素子Ｓ1 ，Ｓ2 ，
Ｓ1 ′，Ｓ2 ′に制御信号を与える回路は実施例１の構
成を２つ用いた回路である。すなわち、スイッチ素子Ｓ
1 ，Ｓ2 を制御する回路は、実施例１と同じであって、
スイッチ素子Ｓ1 ′，Ｓ2 ′を制御する回路として同じ
構成の回路を付加しているのである。ただし、スイッチ
素子Ｓ1 ′，Ｓ2 ′を制御のもとになるタイミング信号
Ｖｄ，Ｖｅは、スイッチ素子Ｓ1 ，Ｓ2 と共通である
が、高圧側と低圧側とが逆転している。他の構成および
動作は実施例１と同様であるから説明を省略する。
に、ブリッジ型のスイッチング電源回路を構成するよう
にスイッチ素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′を接続した
ものであって、各一対のスイッチ素子Ｓ1 ，Ｓ2 、
Ｓ1 ′，Ｓ2 ′の直列回路をそれぞれ電源Ｅの両端間に
接続し、両直列回路におけるスイッチ素子Ｓ1 ，Ｓ2 、
Ｓ1 ′，Ｓ2 ′の接続点間に負荷Ｚを接続したものであ
る。スイッチ素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′は、負荷
Ｚを介して接続された高圧側と低圧側とが同時にオンに
なるように制御される。負荷Ｚを介さずに直列接続され
ているスイッチ素子Ｓ1 ，Ｓ2 、Ｓ1 ′，Ｓ2 ′は実施
例１と同様に交互に択一的にオンになる。したがって、
スイッチ素子Ｓ1 ，Ｓ2 ′がオンである期間にはスイッ
チ素子Ｓ2 ，Ｓ1 ′はオフであり、逆にスイッチ素子Ｓ
1 ，Ｓ2 ′がオフである期間にはスイッチ素子Ｓ2，Ｓ
1 ′はオンになる。このようにして負荷Ｚには交番電流
が流れることになる。各スイッチ素子Ｓ1 ，Ｓ2 ，
Ｓ1 ′，Ｓ2 ′に制御信号を与える回路は実施例１の構
成を２つ用いた回路である。すなわち、スイッチ素子Ｓ
1 ，Ｓ2 を制御する回路は、実施例１と同じであって、
スイッチ素子Ｓ1 ′，Ｓ2 ′を制御する回路として同じ
構成の回路を付加しているのである。ただし、スイッチ
素子Ｓ1 ′，Ｓ2 ′を制御のもとになるタイミング信号
Ｖｄ，Ｖｅは、スイッチ素子Ｓ1 ，Ｓ2 と共通である
が、高圧側と低圧側とが逆転している。他の構成および
動作は実施例１と同様であるから説明を省略する。
【００２３】（実施例３）本実施例は、図４に示すよう
に、実施例１の回路構成に対して、タイミング信号Ｖ
ｄ，Ｖｅの発生間隔に対応するレベルを有した所定パル
ス幅の信号Ｖｄ″，Ｖｅ″に変換する第１の変換回路と
してのＦ−Ｖ変換回路９ａ，９ｂを付加したものであ
る。レベルシフト回路３、電圧−電流変換回路７に対し
ては信号Ｖｄ″，Ｖｅ″を入力するのであって、パルス
幅引延し回路８ａ，８ｂは、信号Ｖｄ″，Ｖｅ″のレベ
ルに対応するパルス幅の制御信号Ｖｈ，Ｖｇを出力する
第２の変換回路として機能する。
に、実施例１の回路構成に対して、タイミング信号Ｖ
ｄ，Ｖｅの発生間隔に対応するレベルを有した所定パル
ス幅の信号Ｖｄ″，Ｖｅ″に変換する第１の変換回路と
してのＦ−Ｖ変換回路９ａ，９ｂを付加したものであ
る。レベルシフト回路３、電圧−電流変換回路７に対し
ては信号Ｖｄ″，Ｖｅ″を入力するのであって、パルス
幅引延し回路８ａ，８ｂは、信号Ｖｄ″，Ｖｅ″のレベ
ルに対応するパルス幅の制御信号Ｖｈ，Ｖｇを出力する
第２の変換回路として機能する。
【００２４】両Ｆ−Ｖ変換回路９ａ，９ｂの構成は同じ
であるから、タイミング信号Ｖｄが入力される一方のＦ
−Ｖ変換回路９ａについて説明する。トランジスタＱ15
はタイミング信号ＶｄがＨレベルである期間にオンにな
り、同時にトランジスタＱ16をオンにする。すなわち、
タイミング信号ＶｄがＨレベルである期間にはトランジ
スタＱ16がオンになって、トランジスタＱ17のコレクタ
に電源電圧ＶDDを印加する。一方、トランジスタＱ17の
ベースには、コンデンサＣ11、抵抗Ｒ11、抵抗Ｒ12より
なるフィルタ回路が接続される。タイミング信号Ｖｄの
パルス幅が一定であるとすれば、タイミング信号Ｖｄの
発生間隔が短いほどフィルタ回路のインピーダンスが小
さくなってトランジスタＱ17のベース電流が増加し、結
果的にトランジスタＱ17のコレクタ電流が増加する。ト
ランジスタＱ17のエミッタには抵抗Ｒ13が接続されてい
るから、トランジスタＱ17のエミッタと抵抗Ｒ13との接
続点から得られるＦ−Ｖ変換回路９ａの出力信号Ｖｄ″
は、タイミング信号Ｖｄと同じパルス幅を有し、タイミ
ング信号Ｖｄの発生周期に対応するレベルを有したパル
ス信号になるのである。
であるから、タイミング信号Ｖｄが入力される一方のＦ
−Ｖ変換回路９ａについて説明する。トランジスタＱ15
はタイミング信号ＶｄがＨレベルである期間にオンにな
り、同時にトランジスタＱ16をオンにする。すなわち、
タイミング信号ＶｄがＨレベルである期間にはトランジ
スタＱ16がオンになって、トランジスタＱ17のコレクタ
に電源電圧ＶDDを印加する。一方、トランジスタＱ17の
ベースには、コンデンサＣ11、抵抗Ｒ11、抵抗Ｒ12より
なるフィルタ回路が接続される。タイミング信号Ｖｄの
パルス幅が一定であるとすれば、タイミング信号Ｖｄの
発生間隔が短いほどフィルタ回路のインピーダンスが小
さくなってトランジスタＱ17のベース電流が増加し、結
果的にトランジスタＱ17のコレクタ電流が増加する。ト
ランジスタＱ17のエミッタには抵抗Ｒ13が接続されてい
るから、トランジスタＱ17のエミッタと抵抗Ｒ13との接
続点から得られるＦ−Ｖ変換回路９ａの出力信号Ｖｄ″
は、タイミング信号Ｖｄと同じパルス幅を有し、タイミ
ング信号Ｖｄの発生周期に対応するレベルを有したパル
ス信号になるのである。
【００２５】上述のようにしてＦ−Ｖ変換回路９ａ，９
ｂによって得られた信号Ｖｄ″，Ｖｅ″は、実施例１の
タイミング信号Ｖｄ，Ｖｅと同様にレベルシフト回路
３、電圧−電流変換回路７に入力され、さらに、パルス
幅引延し回路８ａ，８ｂにおいてパルス幅の引延しが行
われる。ところで、パルス幅引延し回路８ａ，８ｂは、
充電電流Ｉｄ″，Ｉｅ″が大きいほどコンデンサＣ1 ，
Ｃ2 への充電電荷量が大きくなって制御信号Ｖｈ，Ｖｇ
のパルス幅を大きくするから、結果的に、タイミング信
号Ｖｄ，Ｖｅの発生間隔に対応したパルス幅の制御信号
Ｖｈ，Ｖｇを出力することになる。要するに、制御信号
Ｖｈ，Ｖｇのパルス幅に関する情報を、信号Ｖｄ″，Ｖ
ｅ″のレベルに変換してレベルシフト回路３や電流−電
圧変換回路７に入力するから、実施例１と同様に、レベ
ルシフト回路３や電流−電圧変換回路７には、スイッチ
素子Ｓ1 ，Ｓ2 のオン期間よりも短いパルス幅の信号Ｖ
ｄ″，Ｖｅ″が入力されるのであって、消費電力の低減
につながるのである。
ｂによって得られた信号Ｖｄ″，Ｖｅ″は、実施例１の
タイミング信号Ｖｄ，Ｖｅと同様にレベルシフト回路
３、電圧−電流変換回路７に入力され、さらに、パルス
幅引延し回路８ａ，８ｂにおいてパルス幅の引延しが行
われる。ところで、パルス幅引延し回路８ａ，８ｂは、
充電電流Ｉｄ″，Ｉｅ″が大きいほどコンデンサＣ1 ，
Ｃ2 への充電電荷量が大きくなって制御信号Ｖｈ，Ｖｇ
のパルス幅を大きくするから、結果的に、タイミング信
号Ｖｄ，Ｖｅの発生間隔に対応したパルス幅の制御信号
Ｖｈ，Ｖｇを出力することになる。要するに、制御信号
Ｖｈ，Ｖｇのパルス幅に関する情報を、信号Ｖｄ″，Ｖ
ｅ″のレベルに変換してレベルシフト回路３や電流−電
圧変換回路７に入力するから、実施例１と同様に、レベ
ルシフト回路３や電流−電圧変換回路７には、スイッチ
素子Ｓ1 ，Ｓ2 のオン期間よりも短いパルス幅の信号Ｖ
ｄ″，Ｖｅ″が入力されるのであって、消費電力の低減
につながるのである。
【００２６】本実施例の各部の動作は、図５のようなも
のであって、図５（ａ）の右半分のように、基準信号Ｖ
ａの発生間隔が長くなると、図５（ｆ）（ｇ）のように
信号Ｖｄ″，Ｖｅ″のレベルが高くなり、結果的に、図
５（ｈ）（ｉ）のように電流Ｉｄ″，Ｉｅ″が増加し
て、図５（ｊ）（ｋ）のようにコンデンサＣ1 ，Ｃ2 の
端子電圧Ｖｆ，Ｖｋが上昇し、図５（ｌ）（ｍ）のよう
に制御信号Ｖｈ，Ｖｇのパルス幅が長くなるのである。
他の構成および動作は実施例１と同様である。
のであって、図５（ａ）の右半分のように、基準信号Ｖ
ａの発生間隔が長くなると、図５（ｆ）（ｇ）のように
信号Ｖｄ″，Ｖｅ″のレベルが高くなり、結果的に、図
５（ｈ）（ｉ）のように電流Ｉｄ″，Ｉｅ″が増加し
て、図５（ｊ）（ｋ）のようにコンデンサＣ1 ，Ｃ2 の
端子電圧Ｖｆ，Ｖｋが上昇し、図５（ｌ）（ｍ）のよう
に制御信号Ｖｈ，Ｖｇのパルス幅が長くなるのである。
他の構成および動作は実施例１と同様である。
【００２７】（実施例４）本実施例は、図６に示すよう
に、ブリッジ型のスイッチング電源回路を構成するよう
にスイッチ素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′を接続した
ものであって、各一対のスイッチ素子Ｓ1 ，Ｓ2 、
Ｓ1 ′，Ｓ2 ′の直列回路をそれぞれ電源Ｅの両端間に
接続し、両直列回路におけるスイッチ素子Ｓ1 ，Ｓ2 、
Ｓ1 ′，Ｓ2 ′の接続点間に負荷Ｚを接続したものであ
る。スイッチ素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′は、負荷
Ｚを介して接続された高圧側と低圧側とが同時にオンに
なるように制御される。すなわち、実施例２と同様にし
て負荷Ｚには交番電流が流れることになる。各スイッチ
素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′に制御信号を与える回
路は実施例３の構成を２つ用いた回路である。すなわ
ち、スイッチ素子Ｓ1 ，Ｓ2を制御する回路は、実施例
３と同じであって、スイッチ素子Ｓ1 ′，Ｓ2 ′を制御
する回路として同じ構成の回路を付加しているのであ
る。ただし、スイッチ素子Ｓ1 ′，Ｓ2 ′を制御するた
めに与える信号Ｖｄ″，Ｖｅ″は、スイッチ素子Ｓ1 ，
Ｓ2 と共通であるが、高圧側と低圧側とが逆転してい
る。他の構成および動作は実施例３と同様であるから説
明を省略する。
に、ブリッジ型のスイッチング電源回路を構成するよう
にスイッチ素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′を接続した
ものであって、各一対のスイッチ素子Ｓ1 ，Ｓ2 、
Ｓ1 ′，Ｓ2 ′の直列回路をそれぞれ電源Ｅの両端間に
接続し、両直列回路におけるスイッチ素子Ｓ1 ，Ｓ2 、
Ｓ1 ′，Ｓ2 ′の接続点間に負荷Ｚを接続したものであ
る。スイッチ素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′は、負荷
Ｚを介して接続された高圧側と低圧側とが同時にオンに
なるように制御される。すなわち、実施例２と同様にし
て負荷Ｚには交番電流が流れることになる。各スイッチ
素子Ｓ1 ，Ｓ2 ，Ｓ1 ′，Ｓ2 ′に制御信号を与える回
路は実施例３の構成を２つ用いた回路である。すなわ
ち、スイッチ素子Ｓ1 ，Ｓ2を制御する回路は、実施例
３と同じであって、スイッチ素子Ｓ1 ′，Ｓ2 ′を制御
する回路として同じ構成の回路を付加しているのであ
る。ただし、スイッチ素子Ｓ1 ′，Ｓ2 ′を制御するた
めに与える信号Ｖｄ″，Ｖｅ″は、スイッチ素子Ｓ1 ，
Ｓ2 と共通であるが、高圧側と低圧側とが逆転してい
る。他の構成および動作は実施例３と同様であるから説
明を省略する。
【００２８】上記各実施例では、レベルシフト回路３と
してカレントミラー回路を用いた構成を示したが、トラ
ンスやフォトカプラを用いてアイソレーションを行うこ
とによって、レベルシフト回路３を構成することも可能
である。また、スイッチ素子Ｓ1 〜Ｓ4 としては、ＦＥ
Ｔのほかバイポーラトランジスタ等の他のスイッチ素子
であっても本発明の技術思想を適用することが可能であ
る。
してカレントミラー回路を用いた構成を示したが、トラ
ンスやフォトカプラを用いてアイソレーションを行うこ
とによって、レベルシフト回路３を構成することも可能
である。また、スイッチ素子Ｓ1 〜Ｓ4 としては、ＦＥ
Ｔのほかバイポーラトランジスタ等の他のスイッチ素子
であっても本発明の技術思想を適用することが可能であ
る。
【００２９】
【発明の効果】請求項１の発明は、スイッチ素子のオン
期間よりも短いパルス幅のパルス信号であるタイミング
信号を発生し、レベルシフト回路によってタイミング信
号の基準電位を偏移させた後に、基準電位が偏移したタ
イミング信号のパルス幅をパルス幅引延し回路によって
引き延ばすので、タイミング信号のパルス幅をスイッチ
素子のオン期間よりも短く設定しながらも、スイッチ素
子を所定の長さのオン期間に設定することができるので
ある。すなわち、レベルシフト回路への通電時間が短く
なり、消費電力の抑制につながるという利点がある。ま
た、レベルシフト回路の後段側にパルス幅引延し回路を
設けているだけであるから、ワンショットマルチバイブ
レータ、２つのレベルシフト回路、ＲＳフリップフロッ
プを設けた従来構成に比較すれば回路構成が簡単になる
という効果がある。
期間よりも短いパルス幅のパルス信号であるタイミング
信号を発生し、レベルシフト回路によってタイミング信
号の基準電位を偏移させた後に、基準電位が偏移したタ
イミング信号のパルス幅をパルス幅引延し回路によって
引き延ばすので、タイミング信号のパルス幅をスイッチ
素子のオン期間よりも短く設定しながらも、スイッチ素
子を所定の長さのオン期間に設定することができるので
ある。すなわち、レベルシフト回路への通電時間が短く
なり、消費電力の抑制につながるという利点がある。ま
た、レベルシフト回路の後段側にパルス幅引延し回路を
設けているだけであるから、ワンショットマルチバイブ
レータ、２つのレベルシフト回路、ＲＳフリップフロッ
プを設けた従来構成に比較すれば回路構成が簡単になる
という効果がある。
【００３０】請求項２の発明は、タイミング信号を、タ
イミング信号の発生間隔に対応するレベルを有しスイッ
チ素子のオン期間よりも短いパルス幅の信号に変換し
て、レベルシフト回路によって基準電位を偏移させた
後、基準電位を偏移させた信号のレベルに対応するパル
ス幅を有した制御信号に再変換するので、レベルシフト
回路を通過する信号のパルス幅を短くすることができ、
レベルシフト回路の通電時間を短時間にして消費電力を
抑制することができるという効果がある。また、レベル
シフト回路の前後にそれぞれ変換回路を設けているだけ
であるから、従来構成に比較すれば回路構成が簡単にな
る。
イミング信号の発生間隔に対応するレベルを有しスイッ
チ素子のオン期間よりも短いパルス幅の信号に変換し
て、レベルシフト回路によって基準電位を偏移させた
後、基準電位を偏移させた信号のレベルに対応するパル
ス幅を有した制御信号に再変換するので、レベルシフト
回路を通過する信号のパルス幅を短くすることができ、
レベルシフト回路の通電時間を短時間にして消費電力を
抑制することができるという効果がある。また、レベル
シフト回路の前後にそれぞれ変換回路を設けているだけ
であるから、従来構成に比較すれば回路構成が簡単にな
る。
【図１】実施例１を示す回路図である。
【図２】実施例１の動作説明図である。
【図３】実施例２を示す回路図である。
【図４】実施例３を示す回路図である。
【図５】実施例３の動作説明図である。
【図６】実施例４を示す回路図である。
【図７】従来例を示す回路図である。
【図８】従来例の動作説明図である。
【図９】他の従来例を示す回路図である。
【図１０】図９に示した従来例の動作説明図である。
１ 無安定マルチバイブレータ ２ Ｔフリップフロップ ３ レベルシフト回路 ８ａ パルス幅引延し回路 ８ｂ パルス幅引延し回路 ９ａ Ｆ−Ｖ変換回路 ９ｂ Ｆ−Ｖ変換回路 ＡＮＤ1 アンド回路 ＡＮＤ2 アンド回路 ＢＵＦ1 バッファ ＢＵＦ2 バッファ Ｓ1 スイッチ素子 Ｓ2 スイッチ素子 Ｚ 負荷
【手続補正書】
【提出日】平成４年１１月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】ところで、制御信号Ｖｈ，Ｖｇの発生タイ
ミングは、無安定マルチバイブレータ１（たとえば、５
５５として市販されている集積回路に抵抗やコンデンサ
を外付して構成する）から出力される基準信号Ｖａによ
り設定される。この基準信号ＶａはＴフリップフロップ
２（たとえば、４０２７として市販されているＣＭＯＳ
型の集積回路を用いる）に入力され、非反転出力端と反
転出力端とからそれぞれ基準信号Ｖａを分周した信号Ｖ
ｂ，Ｖｃが出力される。両信号Ｖｂ，Ｖｃは、それぞれ
アンド回路ＡＮＤ1 ，ＡＮＤ2 に入力されて基準信号Ｖ
ａとの論理積であるタイミング信号Ｖｄ，Ｖｅが出力さ
れる。タイミング信号Ｖｄは２組のカレントミラー回路
からなるレベルシフト回路３を介して基準電位を偏移さ
せてバッファＢＵＦ1 に入力され、バッファＢＵＦ1 か
ら制御信号Ｖｈが出力される。すなわち、タイミング信
号Ｖｄに対応して１段目のカレントミラー回路の出力抵
抗Ｒ1 に一定電流Ｉｄが流れ、２段目のカレントミラー
回路の出力抵抗Ｒ2 の両端間に基準電位を偏移させたタ
イミング信号Ｖｆが得られるのであり、このタイミング
信号ＶｆをバッファＢＵＦ1 に通すことによって制御信
号Ｖｈが得られるのである。また、タイミング信号Ｖｅ
はバッファＢＵＦ2 に入力され、バッファＢＵＦ2 から
制御信号Ｖｇが出力される。ここに、バッファＢＵ
Ｆ1 ，ＢＵＦ2 には、たとえば４０５０として市販され
ているＣＭＯＳ型の集積回路を用いることができる。ま
た、レベルシフト回路３として、カレントミラー回路を
用いて電流信号により基準電位をシフトさせる構成のも
のを示しているが、トランスやフォトカプラによってア
イソレーションを行う構成のものも考えられている。
ミングは、無安定マルチバイブレータ１（たとえば、５
５５として市販されている集積回路に抵抗やコンデンサ
を外付して構成する）から出力される基準信号Ｖａによ
り設定される。この基準信号ＶａはＴフリップフロップ
２（たとえば、４０２７として市販されているＣＭＯＳ
型の集積回路を用いる）に入力され、非反転出力端と反
転出力端とからそれぞれ基準信号Ｖａを分周した信号Ｖ
ｂ，Ｖｃが出力される。両信号Ｖｂ，Ｖｃは、それぞれ
アンド回路ＡＮＤ1 ，ＡＮＤ2 に入力されて基準信号Ｖ
ａとの論理積であるタイミング信号Ｖｄ，Ｖｅが出力さ
れる。タイミング信号Ｖｄは２組のカレントミラー回路
からなるレベルシフト回路３を介して基準電位を偏移さ
せてバッファＢＵＦ1 に入力され、バッファＢＵＦ1 か
ら制御信号Ｖｈが出力される。すなわち、タイミング信
号Ｖｄに対応して１段目のカレントミラー回路の出力抵
抗Ｒ1 に一定電流Ｉｄが流れ、２段目のカレントミラー
回路の出力抵抗Ｒ2 の両端間に基準電位を偏移させたタ
イミング信号Ｖｆが得られるのであり、このタイミング
信号ＶｆをバッファＢＵＦ1 に通すことによって制御信
号Ｖｈが得られるのである。また、タイミング信号Ｖｅ
はバッファＢＵＦ2 に入力され、バッファＢＵＦ2 から
制御信号Ｖｇが出力される。ここに、バッファＢＵ
Ｆ1 ，ＢＵＦ2 には、たとえば４０５０として市販され
ているＣＭＯＳ型の集積回路を用いることができる。ま
た、レベルシフト回路３として、カレントミラー回路を
用いて電流信号により基準電位をシフトさせる構成のも
のを示しているが、トランスやフォトカプラによってア
イソレーションを行う構成のものも考えられている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】ところで、上記構成では、タイミング信号
Ｖｄのパルス幅がスイッチ素子Ｓ1のオン期間とほぼ等
しくなるように構成されているから、スイッチ素子Ｓ1
がオンである期間はレベルシフト回路３に電流が流れ続
けることになる。とくに、レベルシフト回路３の１段目
のカレントミラー回路の出力抵抗Ｒ1 には電源Ｅの電圧
とツェナーダイオードＺＤの両端電圧との和の電圧が印
加されるから、出力抵抗Ｒ1 に流れる電流Ｉｄが小さい
としても、カレントミラー回路３での消費電力は比較的
大きなものになるという問題がある。
Ｖｄのパルス幅がスイッチ素子Ｓ1のオン期間とほぼ等
しくなるように構成されているから、スイッチ素子Ｓ1
がオンである期間はレベルシフト回路３に電流が流れ続
けることになる。とくに、レベルシフト回路３の１段目
のカレントミラー回路の出力抵抗Ｒ1 には電源Ｅの電圧
とツェナーダイオードＺＤの両端電圧との和の電圧が印
加されるから、出力抵抗Ｒ1 に流れる電流Ｉｄが小さい
としても、カレントミラー回路３での消費電力は比較的
大きなものになるという問題がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】本実施例の各部の動作は、図５のようなも
のであって、図５（ａ）の右半分のように、基準信号Ｖ
ａの発生間隔が長くなると、図５（ｆ）（ｇ）のように
信号Ｖｄ″，Ｖｅ″のレベルが高くなり、結果的に、図
５（ｈ）（ｉ）のように電流Ｉｄ″，Ｉｅ″が増加し
て、図５（ｊ）（ｋ）のようにコンデンサＣ1 ，Ｃ2 の
端子電圧Ｖｆ，Ｖｋが上昇し、図５（ｌ）（ｍ）のよう
に制御信号Ｖｈ，Ｖｇのパルス幅が長くなるのである。
したがって、基準信号Ｖａのパルス幅を変更せずに周期
のみを変更すれば、制御信号Ｖｈ，Ｖｇのオンデューテ
ィが変化し、負荷Ｚへの供給電力が制御できる。他の構
成および動作は実施例１と同様である。
のであって、図５（ａ）の右半分のように、基準信号Ｖ
ａの発生間隔が長くなると、図５（ｆ）（ｇ）のように
信号Ｖｄ″，Ｖｅ″のレベルが高くなり、結果的に、図
５（ｈ）（ｉ）のように電流Ｉｄ″，Ｉｅ″が増加し
て、図５（ｊ）（ｋ）のようにコンデンサＣ1 ，Ｃ2 の
端子電圧Ｖｆ，Ｖｋが上昇し、図５（ｌ）（ｍ）のよう
に制御信号Ｖｈ，Ｖｇのパルス幅が長くなるのである。
したがって、基準信号Ｖａのパルス幅を変更せずに周期
のみを変更すれば、制御信号Ｖｈ，Ｖｇのオンデューテ
ィが変化し、負荷Ｚへの供給電力が制御できる。他の構
成および動作は実施例１と同様である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (2)
- 【請求項１】 直流電源の両端間に一対のスイッチ素子
の直列回路を接続し、両スイッチ素子が交互に択一的に
オンになるように制御回路から制御信号を発生して負荷
に通電するスイッチング電源回路において、制御回路
は、各スイッチ素子のオン期間よりも短いパルス幅のパ
ルス信号である一対のタイミング信号を交互に択一的に
発生するタイミング信号発生回路と、両スイッチ素子の
接続点の電位が一方のタイミング信号の基準電位になる
ように基準電位を偏移させるレベルシフト回路と、レベ
ルシフト回路の出力パルス幅を引き延ばして制御信号を
出力するパルス幅引延し回路とを備えて成ることを特徴
とするスイッチング電源回路。 - 【請求項２】 直流電源の両端間に一対のスイッチ素子
の直列回路を接続し、両スイッチ素子が交互に択一的に
オンになるように制御回路から制御信号を発生して負荷
に通電するスイッチング電源回路において、制御回路
は、パルス信号である一対のタイミング信号を交互に択
一的に発生するタイミング信号発生回路と、タイミング
信号を発生間隔に対応するレベルを有し各スイッチ素子
のオン期間よりも短い所定のパルス幅の信号に変換する
第１の変換回路と、両スイッチ素子の接続点の電位が第
１の変換回路の出力信号の基準電位になるように基準電
位を偏移させるレベルシフト回路と、レベルシフト回路
の出力パルスのレベルに対応するパルス幅を有した制御
信号を出力する第２の変換回路とを備えて成ることを特
徴とするスイッチング電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2861092A JPH05227740A (ja) | 1992-02-15 | 1992-02-15 | スイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2861092A JPH05227740A (ja) | 1992-02-15 | 1992-02-15 | スイッチング電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227740A true JPH05227740A (ja) | 1993-09-03 |
Family
ID=12253344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2861092A Withdrawn JPH05227740A (ja) | 1992-02-15 | 1992-02-15 | スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013063001A (ja) * | 2011-09-15 | 2013-04-04 | Sanken Electric Co Ltd | 駆動回路及びスイッチング電源装置 |
-
1992
- 1992-02-15 JP JP2861092A patent/JPH05227740A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013063001A (ja) * | 2011-09-15 | 2013-04-04 | Sanken Electric Co Ltd | 駆動回路及びスイッチング電源装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |