JPH05218117A - マイクロ電子回路パツケージ及びその再加工方法 - Google Patents

マイクロ電子回路パツケージ及びその再加工方法

Info

Publication number
JPH05218117A
JPH05218117A JP4271105A JP27110592A JPH05218117A JP H05218117 A JPH05218117 A JP H05218117A JP 4271105 A JP4271105 A JP 4271105A JP 27110592 A JP27110592 A JP 27110592A JP H05218117 A JPH05218117 A JP H05218117A
Authority
JP
Japan
Prior art keywords
chip
solder
substrate
integrated circuit
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4271105A
Other languages
English (en)
Other versions
JP2589918B2 (ja
Inventor
Kurt R Grebe
カート・ルドルフ・グレベ
Jack M Mccreary
ジヤツク・マーリン・マツククレアリー
Darbha Suryanarayana
ダーブハ・（エヌ・エム・エヌ）・サーヤナラヤナ
Ho-Ming Tong
ホ−ミング・（エヌ・エム・エヌ）・トング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH05218117A publication Critical patent/JPH05218117A/ja
Application granted granted Critical
Publication of JP2589918B2 publication Critical patent/JP2589918B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8192—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Manufacture Of Macromolecular Shaped Articles (AREA)
  • Polyoxymethylene Polymers And Polymers With Carbon-To-Carbon Bonds (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】再加工できるマイクロ電子回路パツケージ１及
びその再加工方法を提案する。 【構成】再加工できる回路パツケージ１は集積回路チツ
プ２１を回路カード及びボードに結合するはんだ破壊を
制御したチツプ接続（「Ｃ４」）方式及び封止材をチツ
プ２１の下に堆積する場合の直接チツプ付着（「ＤＣ
Ａ」）方式によつて形成される。この封止材はＣ４方式
による接続部を保護し、かつＣ４方式による接合部の熱
膨張係数と合致した熱膨張係数を提供する。しかしなが
らほとんどの封止材の場合パツケージ１を再加工できな
い。本発明の回路パツケージ１は再加工でき、乾式で処
理でき気相堆積によつて均一に堆積できるパリレン（pa
rylene）活性層を準備することによつてこの問題を解決
し、はんだ破壊を制御したチツプ接続（Ｃ４）方式によ
りできた空隙距離に対応する厚さ３〔μｍ〕〜５〔μ
ｍ〕のフイルムの表面に薄いフイルムを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロ電子回路パツケ
ージ及びその再加工方法において、特にはんだの破壊を
制御したチツプ接続（controlled collapse chip conne
ction 、（「Ｃ４」））方式によつて集積回路チツプを
回路カード及びボードにボンデイングする際に、例えば
エポキシからなる封止材をチツプの下に堆積する場合の
直接チツプ付着（「ＤＣＡ」）方式に適用して好適なも
のである。
【０００２】
【従来の技術】エポキシからなる封止材は以下のような
利点を有する。すなわち（１）封止材は低温で硬化する
こと、（２）この封止材は容易に分散し、チツプ及びカ
ード又はボード間のチツプの下を容易に流れてはんだ破
壊を制御したチツプ接続（Ｃ４）方式によるチツプ接続
部を包み込む点において特に容易に製造することができ
ること、（３）揮発性でないこと、（４）はんだ破壊を
制御したチツプ接続（Ｃ４）方式による接合部の熱膨張
率と合致する熱膨張率であること、である。エポキシに
よる包み込みの１つの問題は、エポキシは再加工できな
くさせる材料であり、このため構造を再加工することが
できない。本発明によると再加工ができなくなるという
問題は集積回路チツプ及びカード又はボード間に離型剤
として作用することができるポリマ活性層を設けること
によつて克服することができる。
【０００３】本発明によるとこのポリマ活性層は次のよ
うな構造式を有するパラ−キシリレン（「パリレン」）
からなる封止材によつて与えられる。
【０００４】
【化１】
【０００５】パリレンが特に望ましいのは再加工でき、
乾式で処理でき、気相堆積によつて均一に堆積でき、か
つはんだ破壊を制御したチツプ接続（Ｃ４）方式により
間隔が空いた距離に対応する、３〔μｍ〕ないし５〔μ
ｍ〕だけ分離された表面にほとんどピンホールのない等
角のコーテイングをすることができるからである。さら
にパラ−キシリレンは溶剤に対して抵抗性があるのでは
んだ破壊を制御した（Ｃ４）方式による接続部の周囲に
障壁を形成して特に製造処理中に腐食性イオンから保護
する。
【０００６】本発明のマイクロ電子回路パツケージは端
子をもつ回路が実装された基板を有する。集積回路チツ
プははんだ破壊を制御したチツプ接続（Ｃ４）方式によ
るはんだバンプによつて端子において回路が実装された
基板に接着される。パラ−キシリレンは基板及びはんだ
バンプをコーテイングするフイルムとして存在し、第２
のフイルムは回路が実装された基板、はんだバンプ及び
集積回路チツプを包み込む。
【０００７】回路パツケージは集積回路チツプ又は基板
上の水和性端子のいずれか又は両方に分離したはんだ堆
積物を形成することによつて準備される。基板端子及び
チツプ端子は位置合わせされ、この分離はんだ堆積がリ
フローされてはんだ破壊を制御したチツプ接続（Ｃ４）
方式による接続部形成される。次にパラ−キシリレンが
当該パツケージの基板及び集積回路チツプ間に気相成長
され重合されて、はんだ破壊を制御したチツプ接続（Ｃ
４）方式による接続部を包み込む。エポキシからなる封
止材が基板及び集積回路チツプ上に堆積されると共に、
集積回路チツプの下にも堆積されて集積回路チツプ及び
基板間のギヤツプを埋める。
【０００８】パラ−（キシリレン）ポリマはリリース層
として作用するのでこのパツケージはデポー水剤により
エポキシを除去し、かつ引つ張つてチツプを除去するこ
とによつて再加工できる。一般的にこの引つ張り力はcm
2 当たり 35.63〔ポンド〕であり、この力は集積回路チ
ツプに達する。
【０００９】電子パツケージの一般的な構造及び製造プ
ロセスについては例えばマグロウヒル社の「電子パツケ
ージングの原理」（1988）及びヴアン・ノストランド・
レイノルド社の「マイクロ電子パツケージングブツク」
（1988）に述べられている。
【００１０】上述の２つの文献に記述されているように
電子回路は数千又は数百万もの個々の抵抗、コンデン
サ、インダクタ、ダイオード及びトランジスタのような
多数の個別の電子回路構成要素を含んでいる。これらの
個々の回路構成要素が相互に接続されて回路を形成し、
さらにこの個々の回路が相互に接続されて機能ユニツト
を形成する。これらの相互接続により電力及び信号を分
配する。個々の機能ユニツトは機械的な支持及び構造上
の保護を必要とする。電気回路は、機能するために電気
エネルギーを必要とするが、機能的状態を保持するには
熱エネルギーを除去する必要がある。チツプ、モジユー
ル、回路カード、回路ボード及びこれらを組み合わせた
ようなマイクロ電子パツケージを用いて回路構成要素及
び回路を保護し、ハウジングし、冷却し、相互接続す
る。
【００１１】単一の集積回路内においては回路構成要素
対回路構成要素の相互接続及び回路対回路の相互接続、
熱放散並びに機械的保護は集積回路チツプによつて与え
られる。このモジユール内に囲まれたこのチツプは第１
レベルのパツケージングと呼ばれている。
【００１２】少なくとも１つのそれ以上のパツケージン
グがある。第２レベルのパツケージングは回路カードで
ある。回路カードは少なくとも４つの機能を有する。第
１の機能は、回路カードが用いられるのは所望の機能を
実行するのに必要な回路又はビツトの総合計が第１レベ
ルのパツケージング（すなわちチツプ）のビツト数を越
えてしまうからであるということである。第２の機能は
第２レベルのパツケージすなわち回路カードは第１レベ
ルのパツケージ、すなわちチツプ又はモジユール内に容
易に集積されない構成要素のためのサイト（領域）を与
えることである。これらの構成要素は例えばコンデン
サ、精密抵抗、インダクタ、電気機械スイツチ、光学カ
プラ等を含む。第３の機能は、回路カードは他の回路構
成要素に相互接続する信号を与えることである。第４の
機能は、第２レベルのパツケージにより熱管理、すなわ
ち熱を放散することである。
【００１３】回路カードがこれらの機能を実現するため
にはＩ／Ｃチツプが当該回路カードに接着して回路カー
ドの配線に接続されなければならない。チツプ当たりの
Ｉ／Ｏの数が低いときはチツプの周囲を囲むＩ／Ｏの直
列配線ボンデイングは満足すべき相互接続技術であつ
た。しかしチツプ当たりのＩ／Ｏの数が増加するに従つ
て、テープキヤリアボンデイング（後述する「ＴＡＢ」
ボンデイング）が直列配線ボンデイングに取つて代わる
ようになつた。チツプ当たりのＩ／Ｏの数を多数取り扱
うために「フリツプチツプ」ボンデイング方法が開発さ
れた。このいわゆる「フリツプチツプ」ボンデイング方
法の場合、ＩＣチツプの面はカードに接着される。
【００１４】フリツプチツプボンデイングは「電子パツ
ケージングにおける材料の接合及びプロセス」、マグロ
ウヒル社発行の「電子パツケージングの原理」（1988）
577頁〜619 頁、特に 583頁〜598 頁、及びヴアン・ノ
ストランド・レイノルド社の「マイクロ電子パツケージ
ングハンドブツク」（1988）、 361頁〜453 頁、特に36
1頁〜391 頁に記述されている。上述のようなフリツプ
チツプパツケージによりチツプの表面全体にはんだバン
プのパターンを形成することができる。このようにフリ
ツプチツプパツケージを用いることにより、Ｉ／Ｏのエ
リアアレイを十分に集積することができる。フリツプチ
ツププロセスの場合、はんだバンプはチツプ上の水和性
はんだ端子に堆積され、水和性はんだ端子のマツチング
跡が基板上に与えられる。その後チツプはひつくり返さ
れるので「フリツプチツプ」と呼ばれ、チツプ上のはん
だバンプは基板上のマツチング跡と位置合わせされ、チ
ツプとカードとの接合はこのはんだバンプのリフローに
よつてすべて同時になされる。
【００１５】はんだ破壊を制御したチツプ接続（Ｃ４）
方式のプロセスの場合、初期のフリツプチツププロセス
と区別されるように、チツプ上の水和性はんだ端子はボ
ール制限金属処理部（「ＢＬＭ」）によつて囲まれ、カ
ード上の水和性はんだ端子のマツチング跡はガラスのダ
ム形状のものすなわち堰によつて囲まれ、このガラスの
ダム形状のものすなわち堰は頂部表面金属処理部（「Ｔ
ＳＭ」）と言われている。これらの構造はリフロー中に
溶融したはんだの流出を制限するように動作する。 一
般的にチツプ上のボール制限金属処理部（「ＢＬＭ」）
は例えばＩＢＭジヤーナル・オブ・リサーチ・アンド・
デイベロプメント、第13巻（３）、「ＳＴＬデバイス金
属処理部及びそのモノリシツク延長」 226頁（1969）に
記述されているようにＣｒ、Ｃｕ及び又はＡｕからなる
蒸着した薄いフイルムの環状パツドである。この薄い導
電フイルムウエルによつて形成されたＣｒからなるダム
形状のものはチツプに沿つたはんだの流出を抑制し、チ
ツプモジユールをシールしてはんだのために導電コンタ
クトとして動作する。従来の技術のプロセスにおいてＢ
ＬＭ及びはんだはマスクを介した蒸着によつて堆積さ
れ、ウエハ表面上にＩ／Ｏパツドのアレイを形成する。
ここで「マスク」という語は一般的に用いている。マス
クは金属マスクでもよい。また当該明細書において用い
るとき「マスク」はＢＬＭ堆積、ホトレジストの適用、
当該ホトレジストの現像及び以下に述べるようなはんだ
の堆積、これに続くホトレジストの同時除去、ＢＬＭの
サブエツチングという一連のプロセスのことを言い、こ
のはんだカラムがマスクの働きをする。
【発明が解決しようとする課題】
【００１６】はんだ破壊を制御したチツプ接続（Ｃ４）
方式のプロセスにおいて一般的にＰｂ／ＳｎはＰｂ及び
Ｓｎの溶融した合金から堆積される。ＰｂはＳｎよりも
一段と高い蒸気圧を有し、Ｐｂを最初に堆積してその後
Ｓｎのキヤツプを堆積する。はんだは蒸気、堆積、真空
蒸着又は上述のＢＬＭウエル内への電気堆積によつてチ
ツプ上に堆積され、これによつてチツプ内にはんだカラ
ムが形成される。その結果得られたカラム又はボールと
呼ばれるはんだ堆積はＳｎキヤツプによつて囲まれたＰ
ｂの円錐台状のボデイである。このカラム又はボールは
例えばＨ2 雰囲気において加熱することによつてリフロ
ーされることにより、当該はんだを均質にし、はんだバ
ンプを形成して次のボンデイングをする。
【００１７】一般的にこのはんだは例えば95Ｐｂ／５Ｓ
ｎのような高融点のリードはんだである。従来のはんだ
破壊を制御した（Ｃ４）式によるプロセスにおいて95Ｐ
ｂ／５Ｓｎはんだが好ましいのはこのように化学組成さ
れた高融点のリードはんだは例えば摂氏約 315〔℃〕以
上の高融点を有するからである。このように溶融温度が
高いことにより一段と融点の低いはんだを用いてこのマ
イクロ電子パツケージにおける次の接続をすることがで
きる。
【００１８】カード上の水和性表面接触部はチツプＩ／
Ｏ上のはんだボールの「足跡」が鏡に映つた像のような
ものである。このはんだボールの足跡は電気的に導電性
であり、かつ水和性のはんだである。このはんだボール
の足跡を形成するはんだの水和性表面接触部は厚膜技術
又は薄膜技術のいずれかによつて形成される。はんだ流
出はこの接触部の周囲にダム状のものを形成することに
よつて制限される。
【００１９】チツプはカードと位置合わせ、例えば自己
整合し、次に熱リフローによつてカードに接合される。
一般的に従来技術のはんだ破壊を制御したチツプ接続
（Ｃ４）方式プロセスにおいては融剤が用いられる。こ
の融剤は基板若しくはチツプ又は両方の上に配設されて
チツプを正しい位置に保持する。次にチツプ及びカード
のアツセンブリが熱リフローの影響を受けることによ
り、当該チツプがカードに接合される。チツプ及びカー
ドを接合した後、融剤の残留物を除去する必要がある。
これは例えば芳香族溶剤及びハロゲン化炭化水素の溶剤
のような有機溶剤を用いることが必要であるということ
であり、これらの溶剤にはそれに伴う環境が重要であ
る。
【００２０】注意すべきははんだ破壊を制御したチツプ
接続（Ｃ４）方式プロセスは実質的にアツセンブリの自
己整合プロセスであるということである。これはリフロ
ー中に溶解したはんだの表面張力及びはんだカラムの幾
何学的形状によりリフローする前にこのはんだカラム又
はボールの幾何学的形状が相互作用するからである。チ
ツプ上のはんだカラムの表面及びカードタツチ上の導電
性のはんだボールの足跡の接触部が整合すると、溶融し
たはんだの表面張力はなくなる。
【００２１】またはんだ破壊を制御した（Ｃ４）方式の
ボンデイングは直接チツプ付着（「ＤＣＡ」）方式にお
いて用いられ得る。直接チツプ付着は一般的な名称でチ
ツプ−基板の接続の際に適用されて第１レベルのパツケ
ージング（ＳＭＴ及びＴＡＢのような）を取り外す。直
接チツプ付着は低コスト、高処理能力のプロセスであ
り、チツプは例えばはんだ破壊を制御したチツプ接続
（Ｃ４）方式によりカード又はボードに直接接着され
る。
【００２２】直接チツプ付着の場合、個々のＩＣチツプ
はカード及びボード上に実装（Ｃ４方式により）され、
その後この実装されたチツプ及びカード又はボードがエ
ポキシ樹脂のような熱膨張係数の低い材料で包み込まれ
る。この急場の方法によつてＩＣチツプ及びカード又は
ボード間の「空隙」がエポキシにより包み込まれる。
【００２３】ポリマ誘電体カード又はボードを用いるの
で直接チツプ付着プロセスには低温のはんだ金属処理が
必要となり、これにより「離隔」することができる。さ
らに直接チツプ付着による包み込みは熱サイクルに対す
るはんだ破壊を制御したチツプ接続（Ｃ４）方式による
はんだ相互接続の抵抗を増大させ、ＭＯＳＦＥＴメモリ
チツプに対するアルフア放出障壁として動作し、熱放散
のための並列に配置された熱経路であり、チツプ及びは
んだ破壊を制御したチツプ接続（Ｃ４）方式によるはん
だ相互接続を物理的に保護する。
【００２４】直接チツプ付着及びはんだ破壊を制御した
チツプ接続（Ｃ４）方式によるボンデイングの組合わせ
がもつ１つの問題は包み込まれたパツケージを再加工す
ることが困難になることである。これは例えば（１）封
止材が低温で硬化すること、（２）製造の容易性、
（３）揮発性でないこと、（４）はんだ破壊を制御した
チツプ接続（Ｃ４）方式による接合部の熱膨張率と合致
した熱膨張率であること、というエポキシからなる封止
材の利点にもかかわらずエポキシは再加工するために除
去するのが困難な材料であるからである。
【００２５】この再加工の困難性は構造を効率的に再加
工できないようにする。これが歩留を低くさせるのでコ
ストが増大する。
【００２６】本発明の目的ははんだ破壊を制御したチツ
プ接続（Ｃ４）方式により接着され、直接チツプ付着
（ＤＣＡ）方式により包み込まれた電子パツケージを再
加工できるようにすることである。
【００２７】さらに本発明の目的は効率的な歩留まり、
すなわちはんだ破壊を制御したチツプ接続（Ｃ４）方式
により接着され、直接チツプ付着（ＤＣＡ）により包み
込まれたパツケージの再加工の歩留まりを増大させるこ
とである。
【００２８】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、はんだにより接着された再加工で
きるマイクロ電子回路パツケージ１において、その上に
端子３１を有する回路が実装された基板１１と、その上
に端子３５を有する集積回路チツプ２１と、それぞれの
端子３１、３５において集積回路チツプ２１を回路が実
装された基板１１に接着するはんだバンプ４１と、基板
１１上にあるはんだバンプ４１を囲む除去できる第１の
ポリマフイルム５１と、集積回路チツプ２１、はんだバ
ンプ４１及び基板１１を包み込む第２のポリマフイルム
６１とを設けるようにする。
【００２９】
【作用】従来の技術の欠点が除去され本発明の目的が本
発明による方法及び装置によつて達成される。
【００３０】本発明ははんだにより接着されて包み込ま
れた再加工できるマイクロ電子回路パツケージを提供す
る。この回路パツケージは電気的相互接続端子をもつ回
路が実装された基板及び相対して面する端子をもつ集積
回路チツプを有する。この端子は金属処理されて電気的
にはんだバンプに接続される。このはんだバンプは基板
及びチツプ上のそれぞれの端子において集積回路チツプ
を回路が実装された基板に接着させる。多層のポリマ封
止材によつて再加工することができる。この封止材はは
んだバンプを囲む基板上に直接堆積された除去できる第
１のポリマフイルム及び第２のポリマフイルムを有す
る。この第２のポリマフイルムは第１のフイルムにオー
バーレイして集積回路チツプ、はんだバンプ及び基板を
包み込む。
【００３１】本発明によると基板上の除去できる第１の
ポリマフイルム、すなわちはんだバンプ及び基板と直接
コンタクトする層はポリ（パラ−キシリレン）である。
第１のポリ（パラ−キシリレン）の厚さは約３〔μｍ〕
ないし５〔μｍ〕である。ポリ（パラ−キシリレン）は
集積回路チツプ、はんだバンプ及び基板から除去するこ
とができ、集積回路チツプ、はんだバンプ及び基板を包
み込む外側を包むポリマフイルムはエポキシである。
【００３２】本発明の他の実施例によると回路パツケー
ジは、集積回路チツプ及び又は基板上の水和性金属端子
上の分離したはんだ堆積物によつてまず形成されるか又
は設けられ、かつこのチツプ端子及び基板端子を位置合
わせすることによつて準備される。次にこの分離したは
んだ堆積物がリフローされることにより、はんだ接続部
が形成される。その後ポリ（パラ−キシリレン）前駆物
質が重合されることにより、基板及びチツプ間の基板上
に除去できるポリ（パラ−キシリレン）の薄い層が形成
される。このポリ（パラ−キシリレン）の薄い層がはん
だ接続部を包み込む。その後このパツケージ及びチツプ
は第２のポリマ、例えばエポキシドにより包み込まれ
る。
【００３３】この構造及び製造方法によりマイクロ電子
回路パツケージを再加工することができ、集積回路チツ
プをこのパツケージ基板から取り外すことができる。か
くして本発明の方法によると第２の包み込みすなわちエ
ポキシドは当該パツケージから除去される。このエポキ
シドが除去されるとデポー水剤を用いることによつてこ
のはんだを溶融することができ、集積回路を取り外すこ
とができる。このポリ（パラ−キシリレン）フイルムは
除去される。これによりはんだをきれいに清浄すること
ができ、新しい分離したはんだ堆積物がチツプ及び又は
基板上の水和性金属端子上に形成される。次にこのチツ
プ端子及び基板端子が再度位置合わせされてはんだをリ
フローすることにより、新しいはんだ接続部が形成され
る。その後除去できるポリ（パラ−キシリレン）の新し
い薄い層が基板及びチツプ間の基板上に形成されてこの
はんだ接続部を包み込む。次にこのパツケージは第２の
ポリマ、例えばエポキシドにより包み込まれる。
【００３４】本発明によるとはんだ破壊を制御したチツ
プ接続（Ｃ４）方式により接着され、直接チツプ付着
（ＤＣＡ）方式により包み込まれた電子パツケージの再
加工性を一段と高めることができる。このように再加工
性が一段と高まつたことにより歩留まりが高まり、すな
わちはんだ破壊を制御したチツプ接続（Ｃ４）方式によ
り接着され、直接チツプ付着（ＤＣＡ）方式により包み
込まれたパツケージを再加工したときとの歩留まりが増
大する。
【００３５】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００３６】本発明は図１のようにはんだにより接着さ
れ、包み込まれた再加工できるマイクロ電子回路パツケ
ージを提供する。マイクロ電子回路パツケージ１は電気
的相互接続端子３１をもつ回路が実装された基板１１と
相対して面する端子３５をもつ集積回路チツプ２１とを
有する。端子３１及び３５は金属処理されてはんだバン
プ４１に電気的に接続されている。はんだバンプ４１は
回路が実装された基板１１及び集積回路チツプ２１上の
それぞれの端子３１及び３５において集積回路２１を基
板１１に接着させる。
【００３７】多層のポリマ被覆材によつて再加工するこ
とができる。この被覆材はははんだバンプ４１を囲み、
基板１１上に直接配置された除去できる第１のポリマフ
イルム５１と第２のポリマフイルム５１を有する。第２
のポリマフイルム５１は第１のポリマフイルム５１をオ
ーバーレイしてさらに集積回路チツプ２１、はんだバン
プ４１及び基板１１を包み込む。
【００３８】本発明によると基板１１上に堆積された除
去できる第１のポリマフイルム５１、すなわちはんだバ
ンプ４１及び基板１１と直接コンタクトする層はポリ
（パラ−キシリレン、para-xylylene ）である。ポリ
（パラ−キシリレン）からなる第１のポリマフイルム５
１の厚さは約３〔μｍ〕から５〔μｍ〕である。このポ
リ（パラ−キシリレン）は集積回路チツプ２１、はんだ
バンプ４１及び基板１１から除去できるので集積回路チ
ツプ２１、はんだバンプ４１及び基板１１を包む外側ポ
リマフイルム６１はエポキシ、例えば充填されたエポキ
シである。包み込むために用いられる充填されたエポキ
シは約60〔重量％〕ないし70〔重量％〕の充填材、例え
ばガラスの充填材を含む。ガラスの充填材の負荷は十分
高レベルであるのでこの封止材の熱膨張率係数（ＣＴ
Ｅ）を低くし、この封止材の熱膨張率係数（ＣＴＥ）は
はんだ破壊を制御したチツプ接続（Ｃ４）方式によるは
んだ接合部の熱膨張率係数（ＣＴＥ）と合致する。また
充填された封止材により、はんだ破壊を制御したチツプ
接続（Ｃ４）方式によるはんだ接合部の寿命は約１桁分
（約10倍）増加する。
【００３９】ポリ（パラ−キシリレン）はパラキシリレ
ンのポリマである。パラ−キシリレンは次のような構造
を有する。
【００４０】
【化１】
【００４１】パラ−キシリレンは次のような構造をもつ
パラ−キシレン（para−xylene）を蒸気の存在下に高温
に加熱することによつて準備される。
【００４２】
【化２】
【００４３】この結果パラ−キシレンは分解されて二量
体の２−（パラ−キシリレン）が生成される。
【００４４】
【化３】
【００４５】次に二量体の２−（パラ−キシリレン）が
摂氏 550〔℃〕の温度で熱分解されて気相パラキシリレ
ンの単量体が生成される。
【００４６】
【化４】
【００４７】パラ−キシリレンは例えば50〔℃〕以下の
温度に冷却されて重合することにより、ポリマを生成す
る。
【００４８】
【化５】
【００４９】ここでｎは少なくとも約1000であり、一般
的に約1000から約5000である。パラ−キシリレンのポリ
マは例えば芳香族環上において置換される。ホモポリマ
は以下を含む。
【００５０】
【化６】
【００５１】
【化７】
【００５２】
【化８】
【００５３】各パリレンは独自の特性を有する。例えば
パリレンＣ及びパリレンＥはフレキシブルであるが、パ
リレンＤは剛性である。
【００５４】上述のように冷却面上に凝縮されたときｐ
−キシリレンは急激に重合し、液体状態を全く経験せず
に気相のパラ−キシリレン単量体から固体のポリ（パラ
−キシリレン）ポリマに進行すると報告されている。
【００５５】熱分解されたパラ−キシリレン単量体は堆
積室に配置された固体物を囲む反応媒体物として振る舞
う。例えば先の尖つたエツジのような表面及び集積回路
チツプ２１及び基板１１間の「空間」に均一の厚さにフ
イルムを堆積することができる。
【００５６】本発明の他の実施例によると図２に示すフ
ローチヤートに示すようにブロツク（Ａ）において、回
路パツケージ１はまず集積回路チツプ２１及び又は基板
１１上の水和性金属端子３１及び３５上に分離したはん
だ堆積物を形成し又は設けることによつて準備される。
ブロツク（Ｂ）においてチツプ端子３５及び基板端子３
１が位置合わせされる。次にブロツク（Ｃ）においてこ
の分離したはんだ堆積物がリフローされてはんだ接続部
４１が形成される。その後ポリ（パラ−キシリレン）前
駆物質が基板１１及び集積回路チツプ２１の表面上に重
合されて基板１１及び集積回路チツプ２１上、特に基板
１１及び集積回路チツプ２１間に、除去できるポリ（パ
ラ−キシリレン）の薄い層５１が形成される。一般的に
このポリ（パラ−キシリレン）層の厚さは約３〔μｍ〕
から５〔μｍ〕である。ポリ（パラ−キシリレン）層は
ピンホールがないほとんど分解しない等角層である。ブ
ロツク（Ｄ）においてこのポリ（パラ−キシリレン）層
がはんだ接続部４１を包み込む。次にブロツク（Ｅ）に
おいて基板１１及び集積回路チツプ２１は第２のポリ
マ、例えばエポキシドにより包み込まれる。一般的なエ
ポキシドはＨＹＳＯＬ(TM)ＦＰ4510を含み、このＨＹＳ
ＯＬ(TM)ＦＰ4510は摂氏約 130〔℃〕で約６時間加熱す
ると硬化させることができる。
【００５７】パラ−キシリレンをマルチ−チツプ（Ｍ
Ｃ）モジユールに適用する場合、パラ−キシリレンを気
相成長させて重合する間ピンを保護する必要がある。こ
れはポリパラ（キシリレン）が誘電体であるからであ
る。かくして誤つてピン及びパツドをポリパラ（キシリ
レン）によつてコーテイングしないように保護する必要
がある。
【００５８】パラ−キシリレンをコーテイングすること
による利点の１つは等角にコーテイングすることができ
るということである。これにより集積回路チツプ２１の
下のはんだ接着部４１上に気相成長させることができる
と共に、集積回路チツプ２１の下方の基板１１の陰の部
分及び当該チツプ２１の下側にも気相成長させることが
できる。ポリ（ｐ−キシリレン）フイルム５１は基板１
１の表面及び集積回路チツプ２１の表面の上方及び外側
に成長し、均一の厚さのフイルム５１により当該基板１
１の表面及びはんだ接続部４１を被覆する。これは架橋
せずに達成される。
【００５９】ポリ（パラ−キシリレン）の薄いフイルム
５１の他の利点は、ポリ（パラ−キシリレン）フイルム
５１は実質的に分解も破壊もせず、充填されたエポキシ
からなる封止材と相互に作用することである。この相互
作用によりはんだ破壊を制御したチツプ接続（Ｃ４）方
式の寿命は低下し、かつ抵抗の機能が低下する。
【００６０】本発明の方法のさらに他の利点はパラ−キ
シリレンの堆積プロセス中、回路パツケージ１は室温又
はそれに近い温度のままであるということである。これ
により誘電体又ははんだへの熱損傷の危険が除去され
る。コーテイングの厚さは気化される２−（パラ−キシ
リレン）の量を調節することによつて簡易かつ非常に正
確に制御される。
【００６１】本発明のこの構造及びその製造方法により
マイクロ電子回路パツケージ１を再加工することがで
き、これによつて集積回路チツプ２１をパツケージ基板
１１から除去することができる。かくして本発明の方法
によると第２の封止フイルム６１、すなわちエポキシド
は当該回路パツケージから除去される。エポキシド層６
１はパツケージ材料（例えばポリマ有機基板材料及びＣ
ｕ）がポリパラ（キシリレン）のコーテイングによつて
保護されるのでこれらのパツケージ材料に影響を与える
ことなく例えばDYNASOLVE 185 又はURESOLVE PLUS SGの
ような組成をデポツト（depot ）することによつて除去
される。
【００６２】エポキシド層６１が除去されると、デポー
水剤を用いることによつてはんだ４１は溶融され得、集
積回路チツプ２１が取り外される。例えばセラミツクモ
ジユール上のはんだ接合部４１は摂氏 320〔℃〕ないし
370〔℃〕のホツトプレート上のパツケージを約１分な
いし３分、特に１分半加熱することによつて破壊され
得、有機ポリマモジユール上のはんだ接合部４１は摂氏
180〔℃〕ないし 200〔℃〕当該パツケージを加熱する
ことによつて破壊され得る。ポリ（パラ−キシリレン）
フイルム５１は例えば反応性イオンエツチング又はレー
ザ切除によつて除去される。これによりこのはんだ接合
部がきれいに清浄されて新しい分離したはんだ堆積物が
チツプ及び又は基板上の水和性金属端子３１及び３５上
に形成され得る。次にこのチツプ端子及び基板端子が再
度位置合わせされ、この分離したはんだ堆積物がリフロ
ーされて新しいはんだ接続部４１が形成される。その
後、除去できるポリ（パラ−キシリレン）５１の新しい
薄い層が基板１１及びチツプ２１間の基板１１上に形成
されることにより、はんだ接続部４１を包み込む。次に
パツケージ１は例えばエポキシド層６１からなる第２の
ポリマ層６１により包み込まれる。
【００６３】上述のように本発明をポリ（ｐ−キシリレ
ン）について述べて来たが、例えばポリ（クロル−ｐ−
キシリレン）及びポリ（ジクロル−ｐ−キシリレン）の
ようなポリ（ｐ−キシリレン）の誘導体を用いても良い
ことを理解できる。
【００６４】本発明によるとはんだ破壊を制御したチツ
プ接続（Ｃ４）方式により接着され、直接チツプ付着
（ＤＣＡ）方式により包み込まれた電子パツケージの再
加工性を一段と高めることができる。このように再加工
性が一段と高まつたことにより、歩留まりが高まり、す
なわちはんだ破壊を制御したチツプ接続（Ｃ４）方式に
より接着され、直接チツプ付着（ＤＣＡ）方式により包
み込まれた電子パツケージを再加工したときの歩留まり
が増大する。
【００６５】本発明の方法及び構造をポリパラ（キシリ
レン）について述べて来たが、本発明の方法は例えばフ
ルオロカーボン及びシランのような離型剤として作用す
る気相成長した他のポリマにより利用されることを理解
できる。
【００６６】気相成長したポリマを用いることにより、
はんだボール接続（ＳＢＣ）形式のモジユール、ワイヤ
接着形式のチツプ及び表面実装形式のチツプを再加工す
ることができる。
【００６７】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成について種々の変更を加えてもよ
い。
【００６８】
【発明の効果】上述のように本発明によれば、はんだバ
ンプを囲む基板上に直接堆積された除去できるポリ（パ
ラ−キシリレン）の第１のポリマフイルムと当該第１の
ポリマフイルムをオーバーレイして集積回路チツプ、は
んだバンプ及び基板を包み込むエポキシからなる第２の
ポリマフイルムとを有する多層のポリマ封止材を提供す
ることによつてマイクロ電子回路パツケージを簡易かつ
確実に再加工することができる。
【図面の簡単な説明】
【図１】図１は本発明の包み込まれたチツプ、はんだ接
着アレイ及び基板を示す断面図である。
【図２】図２は本発明の方法のフローチヤートである。
【符号の説明】
１……マイクロ電子パツケージ、１１……基板、２１…
…集積回路チツプ、３１、３５……電気的相互接続端
子、４１……はんだバンプ、５１……ポリマフイルム、
６１……外側を包むポリマフイルム。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/08 Ｚ 8406−4Ｍ 23/50 Ｓ 9272−4Ｍ (72)発明者 ジヤツク・マーリン・マツククレアリー アメリカ合衆国、ニユーヨーク州13732、 アパラチン、プレザント・ビユー・ドライ ブ 106番地 (72)発明者 ダーブハ・（エヌ・エム・エヌ）・サーヤ ナラヤナ アメリカ合衆国、ニユーヨーク州13850、 ベスタル、フラー・ホロウ・ロード 4212 番地 (72)発明者 ホ−ミング・（エヌ・エム・エヌ）・トン グ アメリカ合衆国、ニユーヨーク州10598、 ヨークタウン・ハイツ、バリー・コート 2569番地

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】はんだにより接着された再加工できるマイ
    クロ電子回路パツケージにおいて、 その上に端子を有する回路が実装された基板と、 その上に端子を有する集積回路チツプと、 上記それぞれの端子において上記集積回路チツプを上記
    回路が実装された基板に接着するはんだバンプと、 上記基板上にある上記はんだバンプを囲む除去できる第
    １のポリマフイルムと、 上記集積回路チツプ、上記はんだバンプ及び上記基板を
    包み込む第２のポリマフイルムとを含むことを特徴とす
    るマイクロ電子回路パツケージ。
  2. 【請求項２】上記はんだにより接着された再加工できる
    マイクロ電子回路パツケージにおいて、上記基板上にあ
    る上記はんだバンプを囲む上記除去できる第１のポリマ
    フイルムはポリ（パラ−キシリレン）を含むことを特徴
    とする請求項１に記載のマイクロ電子回路パツケージ。
  3. 【請求項３】上記はんだにより接着された再加工できる
    マイクロ電子回路パツケージにおいて、上記集積回路チ
    ツプ、上記はんだバンプ及び上記基板を包み込む上記第
    ２のポリマフイルムはエポキシを含むことを特徴とする
    請求項１に記載のマイクロ電子回路パツケージ。
  4. 【請求項４】集積回路チツプをマイクロ電子回路パツケ
    ージ基板に接着する方法は、上記集積回路チツプ又は上
    記基板上の水和性金属端子上に、分離したはんだ堆積物
    を形成するステツプと、上記チツプ端子及び基板端子を
    位置合わせするステツプと、上記分離したはんだ堆積物
    をリフローすることにより、はんだ接続部を形成するス
    テツプと、上記基板及び上記集積回路チツプ間の基板上
    に除去できるポリマの薄い層を形成することにより、上
    記はんだ接続部を包み込むステツプと、その後上記パツ
    ケージ及び上記チツプを第２のポリマにより包み込むス
    テツプとを含むことを特徴とする集積回路チツプ接着方
    法。
  5. 【請求項５】マイクロ電子回路パツケージを再加工する
    方法において、集積回路チツプを上記パツケージ基板か
    ら取り外し、上記マイクロ電子パツケージは、 その上に端子を有する回路が実装された基板と、 その上に端子を有する集積回路チツプと、 上記それぞれの端子において上記集積回路チツプを上記
    回路が実装された基板に接着するはんだバンプと、 上記基板上にある上記はんだバンプを囲む除去できる第
    １のポリマフイルムと、 上記集積回路チツプ、上記はんだバンプ及び上記基板を
    包み込む第２のポリマフイルムとを含み、 上記マイクロ電子回路パツケージ再加工方法は、 上記第２の包み込みフイルムを除去するステツプと、 上記はんだを溶融して上記集積回路チツプを取り外すス
    テツプと、 上記除去できるポリマフイルムを除去するステツプと、 上記チツプ又は上記基板上の水和性金属端子上に分離し
    たはんだ堆積物を形成するステツプと、 上記チツプ端子及び上記基板端子を位置合わせするステ
    ツプと、 上記分離したはんだ堆積物をリフローすることにより、
    はんだ接続部を形成するステツプと、 上記基板及び上記チツプ間の上記基板上に上記除去でき
    るポリマの薄い層を形成することにより、上記はんだ接
    続部を包み込むステツプと、 その後上記パツケージ及び上記チツプを上記第２のポリ
    マにより包み込むステツプとを具えることを特徴とする
    マイクロ電子回路パツケージ再加工方法。
  6. 【請求項６】上記基板上にある上記はんだバンプを囲む
    上記除去できる第１のポリマフイルムはポリ（パラ−キ
    シリレン）を含むことを特徴とする請求項５に記載のマ
    イクロ電子回路パツケージ再加工方法。
  7. 【請求項７】上記集積回路チツプ、上記はんだバンプ及
    び上記基板を包み込む上記第２のポリマフイルムはエポ
    キシを含むことを特徴とする請求項５に記載のマイクロ
    電子回路パツケージ再加工方法。
JP4271105A 1991-10-25 1992-09-15 マイクロ電子回路パツケージ再加工方法 Expired - Lifetime JP2589918B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/782701 1991-10-25
US07/782,701 US5274913A (en) 1991-10-25 1991-10-25 Method of fabricating a reworkable module

Publications (2)

Publication Number Publication Date
JPH05218117A true JPH05218117A (ja) 1993-08-27
JP2589918B2 JP2589918B2 (ja) 1997-03-12

Family

ID=25126914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4271105A Expired - Lifetime JP2589918B2 (ja) 1991-10-25 1992-09-15 マイクロ電子回路パツケージ再加工方法

Country Status (3)

Country Link
US (1) US5274913A (ja)
EP (1) EP0544076A2 (ja)
JP (1) JP2589918B2 (ja)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469333A (en) * 1993-05-05 1995-11-21 International Business Machines Corporation Electronic package assembly with protective encapsulant material on opposing sides not having conductive leads
US5386624A (en) * 1993-07-06 1995-02-07 Motorola, Inc. Method for underencapsulating components on circuit supporting substrates
US5371328A (en) * 1993-08-20 1994-12-06 International Business Machines Corporation Component rework
US5473814A (en) * 1994-01-07 1995-12-12 International Business Machines Corporation Process for surface mounting flip chip carrier modules
US5697148A (en) * 1995-08-22 1997-12-16 Motorola, Inc. Flip underfill injection technique
US5879808A (en) * 1995-10-27 1999-03-09 Alpha Metals, Inc. Parylene polymer layers
SG45122A1 (en) * 1995-10-28 1998-01-16 Inst Of Microelectronics Low cost and highly reliable chip-sized package
US5756380A (en) * 1995-11-02 1998-05-26 Motorola, Inc. Method for making a moisture resistant semiconductor device having an organic substrate
US5918363A (en) * 1996-05-20 1999-07-06 Motorola, Inc. Method for marking functional integrated circuit chips with underfill material
US5895976A (en) * 1996-06-03 1999-04-20 Motorola Corporation Microelectronic assembly including polymeric reinforcement on an integrated circuit die, and method for forming same
US6136212A (en) * 1996-08-12 2000-10-24 The Regents Of The University Of Michigan Polymer-based micromachining for microfluidic devices
US5891257A (en) * 1996-11-08 1999-04-06 International Business Machines Corporation Tool for removing protective encapsulants
US5760337A (en) * 1996-12-16 1998-06-02 Shell Oil Company Thermally reworkable binders for flip-chip devices
US5912282A (en) * 1996-12-16 1999-06-15 Shell Oil Company Die attach adhesive compositions
US5840215A (en) * 1996-12-16 1998-11-24 Shell Oil Company Anisotropic conductive adhesive compositions
US6274389B1 (en) 1997-01-17 2001-08-14 Loctite (R&D) Ltd. Mounting structure and mounting process from semiconductor devices
US5956573A (en) * 1997-01-17 1999-09-21 International Business Machines Corporation Use of argon sputtering to modify surface properties by thin film deposition
JP3543902B2 (ja) * 1997-01-17 2004-07-21 ヘンケル ロックタイト コーポレイション 半導体装置の実装構造および実装方法
US6316528B1 (en) 1997-01-17 2001-11-13 Loctite (R&D) Limited Thermosetting resin compositions
US6353182B1 (en) * 1997-08-18 2002-03-05 International Business Machines Corporation Proper choice of the encapsulant volumetric CTE for different PGBA substrates
JP3332069B2 (ja) * 1997-08-25 2002-10-07 株式会社村田製作所 インダクタ及びその製造方法
US6138349A (en) * 1997-12-18 2000-10-31 Vlt Corporation Protective coating for an electronic device
US6111323A (en) * 1997-12-30 2000-08-29 International Business Machines Corporation Reworkable thermoplastic encapsulant
US5998876A (en) * 1997-12-30 1999-12-07 International Business Machines Corporation Reworkable thermoplastic hyper-branched encapsulant
US5953814A (en) * 1998-02-27 1999-09-21 Delco Electronics Corp. Process for producing flip chip circuit board assembly exhibiting enhanced reliability
US6651321B2 (en) * 1999-03-10 2003-11-25 Tessera, Inc. Microelectronic joining processes
US6306688B1 (en) * 1999-04-28 2001-10-23 Teravicta Technologies, Inc. Method of reworkably removing a fluorinated polymer encapsulant
US6573124B1 (en) 1999-05-03 2003-06-03 Hughes Electronics Corp. Preparation of passivated chip-on-board electronic devices
US6885522B1 (en) * 1999-05-28 2005-04-26 Fujitsu Limited Head assembly having integrated circuit chip covered by layer which prevents foreign particle generation
US6221682B1 (en) 1999-05-28 2001-04-24 Lockheed Martin Corporation Method and apparatus for evaluating a known good die using both wire bond and flip-chip interconnects
JP3334693B2 (ja) * 1999-10-08 2002-10-15 日本電気株式会社 半導体装置の製造方法
DE10114897A1 (de) * 2001-03-26 2002-10-24 Infineon Technologies Ag Elektronisches Bauteil
US6574861B1 (en) 2001-04-11 2003-06-10 Applied Micro Circuits Corporation System and method for solder ball rework
US6835592B2 (en) * 2002-05-24 2004-12-28 Micron Technology, Inc. Methods for molding a semiconductor die package with enhanced thermal conductivity
JP4885426B2 (ja) * 2004-03-12 2012-02-29 ルネサスエレクトロニクス株式会社 半導体記憶装置、半導体装置及びその製造方法
US7170188B2 (en) * 2004-06-30 2007-01-30 Intel Corporation Package stress management
US7332821B2 (en) * 2004-08-20 2008-02-19 International Business Machines Corporation Compressible films surrounding solder connectors
US20070257091A1 (en) * 2006-05-05 2007-11-08 Joseph Kuczynski Chip Module Having Solder Balls Coated with a Thin Cast Polymer Barrier Layer for Corrosion Protection and Reworkability, and Method for Producing Same
US8450148B2 (en) * 2006-12-14 2013-05-28 Infineon Technologies, Ag Molding compound adhesion for map-molded flip-chip
GB0703172D0 (en) * 2007-02-19 2007-03-28 Pa Knowledge Ltd Printed circuit boards
MX2011001775A (es) 2008-08-18 2011-06-20 Semblant Global Ltd Revestimiento de polimero de halo-hidrocarburo.
US8618676B2 (en) * 2008-10-30 2013-12-31 Stmicroelectronics (Malta) Ltd. Method of assembly of a semiconductor package for the improvement of the electrical testing yield on the packages so obtained
JP2011124398A (ja) * 2009-12-11 2011-06-23 Hitachi Ltd 接合構造及びその製造方法
US8995146B2 (en) 2010-02-23 2015-03-31 Semblant Limited Electrical assembly and method
US8847412B2 (en) * 2012-11-09 2014-09-30 Invensas Corporation Microelectronic assembly with thermally and electrically conductive underfill
US20150001700A1 (en) * 2013-06-28 2015-01-01 Infineon Technologies Ag Power Modules with Parylene Coating
US10153321B2 (en) * 2014-11-20 2018-12-11 Koninklijke Philips N.V. Radiation detector core assembly and method for constructing the same
US9561953B1 (en) * 2015-08-24 2017-02-07 Infineon Technologies Ag Method of forming a protective coating for a packaged semiconductor device
US9793237B2 (en) * 2015-10-19 2017-10-17 Qorvo Us, Inc. Hollow-cavity flip-chip package with reinforced interconnects and process for making the same
US9799637B2 (en) 2016-02-12 2017-10-24 Qorvo Us, Inc. Semiconductor package with lid having lid conductive structure
GB201621177D0 (en) 2016-12-13 2017-01-25 Semblant Ltd Protective coating
US10177057B2 (en) 2016-12-15 2019-01-08 Infineon Technologies Ag Power semiconductor modules with protective coating

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62133741A (ja) * 1985-12-06 1987-06-16 Nec Corp パツケ−ジ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4143456A (en) * 1976-06-28 1979-03-13 Citizen Watch Commpany Ltd. Semiconductor device insulation method
JPS5321771A (en) * 1976-08-11 1978-02-28 Sharp Kk Electronic parts mounting structure
US4323914A (en) * 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
JPS62147735A (ja) * 1985-12-23 1987-07-01 Matsushita Electric Works Ltd フリツプチツプの製法
JPS6365632A (ja) * 1986-09-05 1988-03-24 Nec Corp 薄型モジユ−ルの製造方法
US4942140A (en) * 1987-03-25 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Method of packaging semiconductor device
JPS6455832A (en) * 1987-08-27 1989-03-02 Seiko Instr & Electronics Mounting method for semiconductor element
JPH0750759B2 (ja) * 1988-07-01 1995-05-31 シャープ株式会社 半導体装置
JPH0284747A (ja) * 1988-09-21 1990-03-26 Seiko Epson Corp 実装構造
US5121190A (en) * 1990-03-14 1992-06-09 International Business Machines Corp. Solder interconnection structure on organic substrates
US5120678A (en) * 1990-11-05 1992-06-09 Motorola Inc. Electrical component package comprising polymer-reinforced solder bump interconnection

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62133741A (ja) * 1985-12-06 1987-06-16 Nec Corp パツケ−ジ

Also Published As

Publication number Publication date
EP0544076A3 (ja) 1994-03-23
JP2589918B2 (ja) 1997-03-12
US5274913A (en) 1994-01-04
EP0544076A2 (en) 1993-06-02

Similar Documents

Publication Publication Date Title
JP2589918B2 (ja) マイクロ電子回路パツケージ再加工方法
US5808874A (en) Microelectronic connections with liquid conductive elements
KR101010159B1 (ko) 얇은 언더필 및 두꺼운 솔더 마스크를 가지는 플립-칩어셈블리
US4709468A (en) Method for producing an integrated circuit product having a polyimide film interconnection structure
US6696644B1 (en) Polymer-embedded solder bumps for reliable plastic package attachment
US8183677B2 (en) Device including a semiconductor chip
JP2807940B2 (ja) フラックス剤および金属粒子を有する接着剤
JP3320979B2 (ja) デバイスをデバイス・キャリヤ上に直接実装する方法
EP1354351B1 (en) Direct build-up layer on an encapsulated die package
US9953910B2 (en) Demountable interconnect structure
US4890157A (en) Integrated circuit product having a polyimide film interconnection structure
US5814401A (en) Selectively filled adhesive film containing a fluxing agent
JP2001250909A (ja) 電気部品搭載基板のための応力低減インターポーザ
US9610758B2 (en) Method of making demountable interconnect structure
JPH08340064A (ja) 再加工可能な電子デバイス及び形成方法
JPH08255965A (ja) マイクロチップモジュール組立体
JP4176961B2 (ja) 半導体装置
TW201016468A (en) Method for making an interconnect structure and low-temperature interconnect component recovery process
US20010013655A1 (en) Methods of making microelectronic connections with liquid conductive elements
JP2001085458A (ja) 半導体装置および電子回路装置
KR20100056218A (ko) 전자 구성요소
KR20100056139A (ko) 전자 구성요소
KR20090105860A (ko) 상호접속 구조물 제조 방법