JP2589918B2 - マイクロ電子回路パツケージ再加工方法 - Google Patents

マイクロ電子回路パツケージ再加工方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロ電子回路パツケ
ージ再加工方法において、特に「はんだ取りはずし可能
なチツプ接続方式」（以下、Ｃ４方式と呼ぶ）によつて
集積回路チツプを回路カード及びボードにボンデイング
する際に、例えばエポキシでなる封止材をチツプ下に堆
積するようにした直接チツプ付着（「ＤＣＡ」）方式に
適用して好適なものである。
【０００２】
【従来の技術】エポキシでなる封止材は以下のような利
点を有する。すなわち（１）封止材が低温で硬化するこ
と、（２）はんだ取りはずし可能なチツプ接続方式（Ｃ
４方式）のチツプ接続部を内部に封止する際に、この封
止材は容易に分散してチツプとカード又はボードとの間
におけるチツプ下に容易に流れ込むので、特に容易に製
造することができること、（３）揮発性がないこと、
（４）熱膨張率がＣ４方式の接合部分の熱膨張率と合致
すること、である。エポキシによる封止方法の１つの問
題は、エポキシは再加工できなくさせる材料であり、こ
のためパツケージ構造を再加工することができないこと
である。本発明によると再加工ができなくなるという問
題は集積回路チツプ及びカード又はボード間に剥離剤と
して作用するポリマ活性層を設けることによつて克服す
ることができる。
【０００３】本発明によるとこのポリマ活性層は次のよ
うな構造式を有するパラ−キシリレン（「パリレン」）
からなる封止材によつて与えられる。
【０００４】
【化１】
【０００５】パリレンが特に望ましいのは再加工でき、
乾式で処理でき、気相成長によつて均一に堆積でき、か
つＣ４方式により間隔を設けた分、３〔μｍ〕ないし５
〔μｍ〕だけ分離された表面にほとんどピンホールのな
い成層状のコーテイングをすることができるからであ
る。さらにパラ−キシリレンは溶剤に対して抵抗性があ
るのでＣ４方式の接続部分の周囲に障壁を形成すること
により、特に製造処理中に腐食性イオンから保護する。
【０００６】本発明のマイクロ電子回路パツケージは端
子をもつ回路が実装された基板を有する。集積回路チツ
プはＣ４方式のはんだバンプによつて端子において回路
が実装された基板にボンデイングされる。パラ−キシリ
レンは基板及びはんだバンプをコーテイングする第１の
フイルムとして存在し、第２のフイルムは回路が実装さ
れた基板、はんだバンプ及び集積回路チップを全体とし
て内部に封止する。
【０００７】回路パツケージは集積回路チツプ又は基板
上のはんだ浸潤性端子のいずれか又は両方に個別にはん
だ堆積部材を形成することによつて準備される。基板端
子及びチツプ端子は位置合わせされ、この各はんだ堆積
部分がリフローされてＣ４方式の接続部分を形成する。
次にパラ−キシリレンが当該パツケージの基板及び集積
回路チツプ間に気相成長され重合されて、Ｃ４方式の接
続部分を内部に封止する。エポキシでなる封止材が基板
及び集積回路チップ上に堆積されると共に、集積回路チ
ツプ下にも堆積されて集積回路チツプ及び基板間のギヤ
ツプを埋める。
【０００８】パラ−（キシリレン）ポリマは剥離(relea
se)層として作用するので、このパツケージは溶剤と共
にエポキシを除去し、かつチツプを引つ張つて除去する
ことによつて再加工できる。一般的にこの引つ張り力は
平方インチ当たり 230ポンドであり、集積回路チツプの
周囲に生ずる。
【０００９】電子パッケージの一般的な構造及び製造プ
ロセスについては例えばマグロウヒル社の「電子パツケ
ージングの原理」（１９８８）及びヴアン・ノストラン
ド・レイノルド社の「マイクロ電子パツケージングブツ
ク」（１９８８）に述べられている。
【００１０】この２つの文献に記述されているように電
子回路は数千又は数百万もの個別な抵抗、コンデンサ、
インダクタ、ダイオード及びトランジスタのような多数
の電子回路構成要素を含んでいる。これらの個別な回路
構成要素が相互に接続されて回路を形成し、さらにこの
個別な回路が相互に接続されて機能ユニツトを形成す
る。これらの相互接続により電力及び信号を分配する。
各機能ユニツトは機械的な支持及び構造上の保護を必要
とする。電気回路は、機能するために電気エネルギーを
必要とするが、機能的状態を保持するには熱エネルギー
を蓄積させないように放散させる必要がある。チツプ、
モジユール、回路カード、回路ボード及びこれらを組み
合わせたようなマイクロ電子パツケージを用いて回路構
成要素及び回路を保護し、ハウジングし、冷却し、相互
接続する。
【００１１】単一の集積回路内においては回路構成要素
対回路構成要素の相互接続及び回路対回路の相互接続、
熱放散並びに機械的保護は、集積回路チツプによつて与
えられる。このモジユール内に封止されたこのチツプは
第１レベルのパツケージングと呼ばれている。
【００１２】それ以上のレベルのパツケージングが少な
くとも１つはある。第２レベルのパツケージングは回路
カードである。回路カードは少なくとも４つの機能を有
する。第１の機能は、回路カードが用いられるのは、所
望の機能を実行するのに必要な回路又はビツトの総合計
が第１レベルのパツケージング（すなわちチツプ）のビ
ツト数を越えるのを補うためである。第２の機能は、第
２レベルのパツケージすなわち回路カードは第１レベル
のパツケージ、すなわちチツプ又はモジユール内に簡単
には集積できない構成要素のための占有場所を与えるこ
とである。これらの構成要素は例えばコンデンサ、精密
抵抗、インダクタ、電気機械スイツチ、光学カプラ等を
含む。第３の機能は、回路カードは他の回路構成要素に
相互接続する信号を与えることである。第４の機能は、
第２レベルのパツケージにより熱管理、すなわち熱の放
散をすることである。
【００１３】回路カードがこれらの機能を実現するため
には、Ｉ／Ｃチツプが当該回路カードに接着して回路カ
ードの配線に接続されなければならない。チツプ当たり
のＩ／Ｏの数が少いときはチツプの周囲を囲むＩ／Ｏの
直列配線ボンデイングは満足すべき相互接続技術であつ
た。しかしチツプ当たりのＩ／Ｏの数が増加するに従つ
て、テープキヤリアボンデイング（後述する「ＴＡＢ」
ボンデイング）が直列配線ボンデイングに取つて代わる
ようになつた。チツプ当たりのＩ／Ｏの数を多数取り扱
うために「フリツプチツプ」ボンデイング方法が開発さ
れた。この「フリツプチツプ」ボンデイング方法の場
合、ＩＣチツプの面がカードに接着される。
【００１４】フリツプチツプボンデイングは「電子パツ
ケージングにおける材料の接合及びプロセス」、マグロ
ウヒル社発行の「電子パツケージングの原理」（１９８
８）５７７頁〜６１９頁、特に５８３頁〜５９８頁、及
びヴアン・ノストランド・レイノルド社の「マイクロ電
子パツケージングハンドブツク」（１９８８）、３６１
頁〜４５３頁、特に３６１頁〜３９１頁に記述されてい
る。上述のようなフリツプチツプパツケージによりチツ
プの表面全体にはんだバンプのパターンを形成すること
ができる。このようにフリツプチツプパツケージを用い
ることにより、Ｉ／Ｏのエリアアレイを十分に集積する
ことができる。フリツプチツププロセスの場合、はんだ
バンプはチツプ上のはんだ浸潤性端子に堆積され、はん
だ浸潤性端子を整合すべき位置が基板上に与えられる。
その後チツプはひつくり返されるので「フリツプチツ
プ」と呼ばれ、チツプ上のはんだバンプは基板上の整合
位置に位置合わせされ、チツプとカードとの接合はこの
はんだバンプのリフローによつてすべて同時になされ
る。
【００１５】Ｃ４方式のプロセスの場合、初期のフリツ
プチツププロセスと区別されるように、チツプ上のはん
だ浸潤性端子はボール制限金属処理部（「ＢＬＭ」）に
よつて囲まれ、カード上のはんだ浸潤性端子の整合位置
はガラスのダム形状のものすなわち堰によつて囲まれ、
このガラスの堰は頂部表面金属処理部（「ＴＳＭ」）と
言われている。これらの構造はリフロー中に溶融したは
んだの流出を制限するように動作する。一般的にチツプ
上のボール制限金属処理部（「ＢＬＭ」）は例えばＩＢ
Ｍジヤーナル・オブ・リサーチ・アンド・デイベロプメ
ント、第１３巻（３）、「ＳＴＬデバイス金属処理部及
びそのモノリシツク延長」２２６頁（１９６９）に記述
されているようにＣｒ、Ｃｕ及び又はＡｕからなる蒸着
した薄いフイルムの環状パツドである。この薄い導電性
フイルムウエルによつて形成されたＣｒでなるダム形状
の堰はチツプに沿つたはんだの流出を抑制し、チツプモ
ジユールをシールしてはんだのために導電体コンタクト
として動作する。従来の技術のプロセスにおいてＢＬＭ
及びはんだはマスクを介した蒸着によつて堆積され、ウ
エハ表面上にＩ／Ｏパツドのアレイを形成する。ここで
「マスク」という語は一般的に用いている。マスクは金
属マスクでもよい。またこの明細書において用いるとき
「マスク」はＢＬＭ堆積、ホトレジストの適用、当該ホ
トレジストの現像及び以下に述べるようなはんだの堆
積、これに続くホトレジストの同時除去、ＢＬＭのサブ
エツチングという一連のプロセスのことを言い、このは
んだカラムがマスクの働きをする。
【００１６】
【発明が解決しようとする課題】Ｃ４方式のプロセスに
おいては通常、Ｐｂ／ＳｎはＰｂ及びＳｎの溶融した合
金から堆積される。ＰｂはＳｎよりも一段と高い蒸気圧
を有し、Ｐｂを最初に堆積してその後Ｓｎのキヤツプを
堆積する。はんだは蒸気、堆積、真空蒸着又は上述のＢ
ＬＭウエル内への電気堆積によつてチツプ上に堆積さ
れ、これによつてチツプ内にはんだカラムが形成され
る。その結果得られたカラム又はボールと呼ばれるはん
だ堆積はＳｎキヤツプによつて囲まれたＰｂの円錐台状
のボデイである。このカラム又はボールは例えばＨ２雰
囲気において加熱することによつてリフローされること
により、当該はんだを均質にし、はんだバンプを形成し
て次のボンデイングをする。
【００１７】一般的にこのはんだは例えば９５Ｐｂ／５
Ｓｎのような高融点のリードはんだである。従来のＣ４
方式によるプロセスにおいて９５Ｐｂ／５Ｓｎはんだが
好ましいのはこのように化学組成された高融点のリード
はんだは例えば摂氏約３１５〔℃〕以上の高融点を有す
るからである。このように溶融温度が高いことにより一
段と融点の低いはんだを用いてこのマイクロ電子パツケ
ージにおける次の接続をすることができる。
【００１８】カード上のはんだ浸潤性表面接触部はチツ
プＩ／Ｏ上のはんだボールと丁度対向する部分を有す
る。この対向部分は電気的に導電性をもち、かつはんだ
に対する浸潤性をもつ。この対向部分を形成するはんだ
浸潤性表面接触部は、厚膜技術又は薄膜技術のいずれか
によつて形成される。はんだの流出はこの表面接触部の
周囲にダム状の隆起を形成することによつて制限され
る。
【００１９】チツプは例えば自己整合によりカードと位
置合わせされ、その後、熱リフローによつてカードに接
合される。一般的に従来技術のＣ４方式プロセスにおい
てはフラツクスが用いられる。このフラツクスは基板上
若しくはチツプ上又は両方に配設されてチツプを正しい
位置に保持する。次にチツプ及びカードのアツセンブリ
が熱リフローの影響を受けることにより、当該チツプが
カードに接合される。チツプ及びカードを接合した後、
フラツクスの残留物を除去する必要がある。これは例え
ば芳香族溶剤及びハロゲン化炭化水素の溶剤のような有
機溶剤を用いることが必要であるということであり、こ
れらの溶剤にはそれに伴う環境が重要である。
【００２０】注意すべきはＣ４方式プロセスは実質的に
アツセンブリの自己整合プロセスであるということであ
る。これはリフロー中に溶解したはんだの表面張力及び
はんだカラムの幾何学的形状によりリフローする前にこ
のはんだカラム又はボールの幾何学的形状が相互作用す
るからである。チツプ上のはんだカラムの表面とカード
タツチ上の対応する導電性接触部が整合すると、溶融し
たはんだの表面張力が整合状態を保持するように作用す
る。
【００２１】またＣ４方式のボンデイングは直接チツプ
付着（「ＤＣＡ」）方式において用いられ得る。直接チ
ツプ付着は、チツプを基板に接続する際に、第１レベル
のパツケージング（ＳＭＴ及びＴＡＢのような）を省略
するような接続方法を言う。直接チツプ付着方法は低コ
スト、高処理能力のプロセスであり、チツプは例えばＣ
４方式によりカード又はボードに直接接着される。
【００２２】直接チツプ付着の場合、個々のＩＣチツプ
はカード及びボード上に実装（Ｃ４方式により）され、
その後この実装されたチツプ及びカード又はボードがエ
ポキシ樹脂のような熱膨張係数の低い材料で封止され
る。この方法によつてＩＣチツプ及びカード又はボード
間の「空隙」がエポキシにより封止される。
【００２３】ポリマ誘電体カード又はボードを用いるの
で、直接チツプ付着プロセスには低温のはんだ金属処理
が必要となり、これにより「空隙」を生じさせる。さら
に直接チツプ付着方法により封止処理をすれば、Ｃ４方
式によるはんだ接続部分の熱サイクルに対する抵抗力を
増大させ、またＭＯＳＦＥＴメモリチツプに対するアル
フア放出障壁として動作し、また熱放散のために並列に
配置された熱経路となり、またチツプとＣ４方式による
はんだ接続部分とを物理的に保護する。
【００２４】直接チツプ付着方式及びＣ４方式によるボ
ンデイングの組合わせがもつ１つの問題は、封止された
パツケージを再加工することが困難になることである。
この問題は例えば（１）封止材が低温で硬化すること、
（２）製造が容易であること、（３）揮発性がないこ
と、（４）Ｃ４方式による接合部分の熱膨張率と合致し
た熱膨張率であること、というエポキシからなる封止材
の利点があるにもかかわらず、エポキシは再加工をする
際に除去するのが困難な材料である点から生ずる。
【００２５】この再加工の困難性は構造を効率的に再加
工できないようにする。これが歩留を低くさせるのでコ
ストが増大する。
【００２６】本発明の目的は、Ｃ４方式により接着さ
れ、直接チツプ付着（ＤＣＡ）方式により封止された電
子パツケージを再加工できるようにすることである。
【００２７】さらに本発明の目的は、効率的な歩留ま
り、すなわちＣ４方式により接着され、直接チツプ付着
（ＤＣＡ）により封止されたパツケージの再加工の歩留
まりを増大させることである。
【００２８】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、はんだにより接着された再加工で
きるマイクロ電子回路パツケージ１において、端子３１
を有する回路が実装された基板１１と、端子３５を有す
る集積回路チツプ２１と、それぞれの端子３１、３５に
おいて集積回路チツプ２１を回路が実装された基板１１
に接着するはんだバンプ４１と、基板１１上にあるはん
だバンプ４１を囲む除去できる第１のポリマフイルム５
１と、集積回路チツプ２１、はんだバンプ４１及び基板
１１を封止する第２のポリマフイルム６１とを設けるよ
うにする。
【００２９】
【作用】従来の技術の欠点が除去され本発明の目的が本
発明による方法及び装置によつて達成される。
【００３０】本発明ははんだにより接着されて封止され
た再加工できるマイクロ電子回路パツケージを提供す
る。この回路パツケージは電気的相互接続端子をもつ回
路が実装された基板面と、対向する端子をもつ集積回路
チツプを有する。この端子は金属処理されて電気的には
んだバンプに接続される。このはんだバンプは基板及び
チツプ上のそれぞれの端子において集積回路チツプを回
路が実装された基板に接着させる。多層のポリマ封止材
によつて再加工することができる。この封止材ははんだ
バンプを囲む基板上に直接堆積された除去できる第１の
ポリマフイルム及び第２のポリマフイルムを有する。こ
の第２のポリマフイルムは第１のフイルムに積層して集
積回路チツプ、はんだバンプ及び基板を封止する。
【００３１】本発明によると基板上の除去できる第１の
ポリマフイルム（すなわちはんだバンプ及び基板と直接
コンタクトする層）はポリ（パラ−キシリレン）であ
る。第１のポリ（パラ−キシリレン）の厚さは約３〔μ
ｍ〕ないし５〔μｍ〕である。ポリ（パラ−キシリレ
ン）は集積回路チツプ、はんだバンプ及び基板から除去
することができ、封止された集積回路チツプ、はんだバ
ンプ及び基板の外側を封止するポリマフイルムはエポキ
シである。
【００３２】本発明の他の実施例によると回路パツケー
ジは、先ず集積回路チツプ及び又は基板上のはんだ浸潤
性金属端子上にそれぞれ付着されたはんだ堆積部材によ
つて形成され又は設けられ、かつこのチツプ端子及び基
板端子を位置合わせすることによつて準備される。次に
このそれぞれ設けられたはんだ堆積部材がリフローされ
ることにより、はんだ接続部分が形成される。その後ポ
リ（パラ−キシリレン）前駆物質が重合されることによ
り、基板及びチツプ間の基板上に除去できるポリ（パラ
−キシリレン）の薄い層が形成される。このポリ（パラ
−キシリレン）の薄い層がはんだ接続部分を内部に封止
する。その後このパツケージ及びチツプは第２のポリ
マ、例えばエポキシドにより内部に封止される。
【００３３】この構造及び製造方法によりマイクロ電子
回路パツケージを再加工することができ、集積回路チツ
プをこのパツケージ基板から取り外すことができる。か
くして本発明の方法によると第２の封止すなわちエポキ
シドは当該パツケージから除去される。このエポキシド
が除去されると溶剤を用いることによつてこのはんだを
溶かすことができ、これにより集積回路を取り外すこと
ができる。このポリ（パラ−キシリレン）フイルムは除
去される。これによりはんだをきれいに清浄することが
でき、新しいはんだ堆積部材がチツプ及び又は基板上の
はんだ浸潤性金属端子上に形成される。次にこのチツプ
端子及び基板端子が再度位置合わせされてはんだをリフ
ローすることにより、新しいはんだ接続部分が形成され
る。その後除去可能なポリ（パラ−キシリレン）の新し
い薄い層が基板及びチツプ間の基板上に形成されてこの
はんだ接続部分を内部に封止する。次にこのパツケージ
は第２のポリマ、例えばエポキシドにより内部に封止さ
れる。
【００３４】本発明によれば、Ｃ４方式により接着さ
れ、直接チツプ付着（ＤＣＡ）方式により封止された電
子パツケージの再加工性を一段と高めることができる。
このように再加工性が一段と高まつたことにより歩留ま
りが高まり、すなわちＣ４方式により接着され、直接チ
ツプ付着（ＤＣＡ）方式により封止されたパツケージを
再加工したときの歩留まりが増大する。
【００３５】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００３６】本発明は図１に示すようにはんだにより接
着され、再加工できる封止マイクロ電子回路パツケージ
を提供する。マイクロ電子回路パッケージ１は電気的相
互接続端子３１をもつ回路が実装された基板１１と、対
向する端子３５をもつ集積回路チツプ２１とを有する。
端子３１及び３５は金属処理されてはんだバンプ４１に
電気的に接続されている。はんだバンプ４１は回路が実
装された基板１１及び集積回路チツプ２１上のそれぞれ
の端子３１及び３５において集積回路チツプ２１を基板
１１に接着させる。
【００３７】多層のポリマ封止材によつて再加工するこ
とができる。この封止材ははんだバンプ４１を囲み、基
板１１上に直接配置された除去可能な第１のポリマフイ
ルム５１と第２のポリマフイルム６１を有する。第２の
ポリマフイルム６１は、第１のポリマフイルム５１上に
重積してさらに集積回路チツプ２１、はんだバンプ４１
及び基板１１を封止する。
【００３８】本発明によると基板１１上に堆積された除
去可能な第１のポリマフイルム５１（すなわちはんだバ
ンプ４１及び基板１１と直接コンタクトする層）はポリ
（パラ−キシリレン、ｐａｒａ−ｘｙｌｙｌｅｎｅ）で
なる。ポリ（パラ−キシリレン）でなる第１のポリマフ
イルム５１の厚さは約３〔μｍ〕から５〔μｍ〕であ
る。このポリ（パラ−キシリレン）は集積回路チツプ２
１、はんだバンプ４１及び基板１１から除去できるの
で、集積回路チツプ２１、はんだバンプ４１及び基板１
１を封止する外側ポリマフイルム６１として、エポキ
シ、例えば充填されたエポキシを用い得る。封止するた
めに用いられる充填されたエポキシは、約６０〔重量
％〕ないし７０〔重量％〕の充填材（例えばガラスの充
填材）を含む。ガラスの充填材の充填量は十分高レベル
であるので、この封入材の熱膨張率係数（ＣＴＥ）は低
く、またこの封入材の熱膨張率係数（ＣＴＥ）ははんだ
取りはずし可能なチツプ接続方式、すなわちＣ４方式に
よるはんだ接合部分の熱膨張率係数（ＣＴＥ）と合致す
る。また充填された封止材により、Ｃ４方式によるはん
だ接合部分の寿命は約１桁分（約１０倍）増加する。
【００３９】ポリ（パラ−キシリレン）はパラ−キシリ
レンのポリマである。パラ−キシリレンは次のような構
造を有する。
【００４０】
【化２】
【００４１】パラ−キシリレンは次のような構造をもつ
パラ−キシレン（ｐａｒａ−ｘｙｌｅｎｅ）を蒸気の存
在下に高温に加熱することによつて準備される。
【００４２】
【化３】
【００４３】この結果パラ−キシレンは分解されて次の
構造をもつ二量体の２−（パラ−キシリレン）が生成さ
れる。
【００４４】
【化４】
【００４５】次にこの二量体の２−（パラ−キシリレ
ン）が摂氏５５０〔℃〕の温度で熱分解されて次の構造
をもつ気相パラ−キシリレンの単量体が生成される。
【００４６】
【化５】
【００４７】パラ−キシリレンは例えば５０〔℃〕以下
の温度に冷却されて重合することにより、次の構造をも
つポリマを生成する。
【００４８】
【化６】
【００４９】ここでｎは少なくとも約１０００であり、
一般的に約１０００から約５０００である。パラ−キシ
リレンのポリマは例えば芳香族環上において置換され
る。ホモポリマは以下の構造を含む。
【００５０】
【化７】
【００５１】
【化８】
【００５２】
【化９】
【００５３】各パリレンは独自の特性を有する。例えば
パリレンＣ及びパリレンＥはフレキシブルであるが、パ
リレンＤは剛性をもつ。
【００５４】上述のように冷却面上に凝縮されたときｐ
−キシリレンは急激に重合し、液体状態を全く経ずに気
相のパラ−キシリレン単量体から固相のポリ（パラ−キ
シリレン）ポリマに進行すると報告されている。
【００５５】熱分解されたパラ−キシリレン単量体は堆
積室に配置された固体物を封止する反応媒体物として振
る舞う。例えば先の尖つたエツジのような表面及び集積
回路チツプ２１及び基板１１間の「空間」に均一の厚さ
にフイルムを成層状に堆積することができる。
【００５６】本発明の他の実施例によれば、図２に示す
フローチヤートに示すように、ブロツク（Ａ）におい
て、回路パツケージ１はまず集積回路チツプ２１及び又
は基板１１上のはんだ浸潤性金属端子３１及び３５上に
分離したはんだ堆積部材を形成し又は設けることによつ
て準備される。ブロツク（Ｂ）においてチツプ端子３５
及び基板端子３１が位置合わせされる。次にブロック
（Ｃ）においてこの分離したはんだ堆積物がリフローさ
れてはんだ接続部分４１が形成される。その後ポリ（パ
ラ−キシリレン）前駆物質が基板１１及び集積回路チツ
プ２１の表面上に重合されて基板１１及び集積回路チツ
プ２１上、特に基板１１及び集積回路チツプ２１間に、
除去できるポリ（パラ−キシリレン）の薄い層５１が形
成される。一般的にこのポリ（パラ−キシリレン）層の
厚さは約３〔μｍ〕から５〔μｍ〕である。ポリ（パラ
−キシリレン）層はピンホールがなくほとんど分解しな
いように成層された層である。ブロツク（Ｄ）において
このポリ（パラ−キシリレン）層がはんだ接続部分４１
を封止する。次にブロツク（Ｅ）において基板１１及び
集積回路チツプ２１は第２のポリマ、例えばエポキシド
により封止される。一般的なエポキシドはＨＹＳＯＬ
（ＴＭ）ＦＰ４５１０を含み、このＨＹＳＯＬ（ＴＭ）
ＦＰ４５１０は摂氏約１３０〔℃〕で約６時間加熱する
と硬化させることができる。
【００５７】パラ−キシリレンをマルチ−チツプ（Ｍ
Ｃ）モジユールに適用する場合、パラ−キシリレンを気
相成長させて重合する間ピンを保護する必要がある。こ
れはポリ（パラ−キシリレン）が誘電体であるからであ
る。かくして誤つてピン及びパツドをポリ（パラ−キシ
リレン）によつてコーテイングしないように保護する必
要がある。
【００５８】パラ−キシリレンをコーテイングすること
による利点の１つは成層加工によりコーテイングするこ
とができるということである。これにより集積回路チツ
プ２１の下のはんだ接着部４１上に気相成長させること
ができると共に、集積回路チツプ２１の下方の基板１１
の陰の部分及び当該チツプ２１の下側にも気相成長させ
ることができる。ポリ（ｐ−キシリレン）フイルム５１
は基板１１の表面及び集積回路チツプ２１の表面の上方
及び外側に成長し、均一の厚さのフイルム５１により当
該基板１１の表面及びはんだ接続部４１を被覆する。こ
れは架橋せずに達成される。
【００５９】ポリ（パラ−キシリレン）の薄いフイルム
５１の他の利点は、ポリ（パラ−キシリレン）フイルム
５１は実質的に分解も破壊もせず、充填されたエポキシ
からなる封止材と相互に作用することである。この相互
作用によりはんだ取りはずし可能なチツプ接続方式、す
なわちＣ４方式の寿命および故障耐性（故障しにくさ）
は大いに改善される。
【００６０】本発明の方法のさらに他の利点はパラ−キ
シリレンの堆積プロセス中、回路パツケージ１は室温又
はそれに近い温度のままであるということである。これ
により誘電体又ははんだへの熱損傷の危険が除去され
る。コーテイングの厚さは気化される２−（パラ−キシ
リレン）の量を調節することによつて簡易かつ非常に正
確に制御される。
【００６１】本発明のこの構造及びその製造方法により
マイクロ電子回路パツケージ１を再加工することがで
き、これによつて集積回路チツプ２１をパツケージ基板
１１から除去することができる。かくして本発明の方法
によると第２の封止フイルム６１、すなわちエポキシド
は当該回路パツケージから除去される。エポキシド層６
１はパツケージ材料（例えばポリマ有機基板材料及びＣ
ｕ）がポリ（パラ−キシリレン）のコーテイングによつ
て保護されるのでこれらのパツケージ材料に影響を与え
ることなく例えばDYNASOLVE 185 又はURESOLVE PLUS SG
のようなデポー（depotting）組成物によつて除去され
る。
【００６２】エポキシド層６１が除去されると、溶剤を
用いることによつてはんだ４１は溶解され得、集積回路
チップ２１が取り外される。例えばセラミツクモジユー
ル上のはんだ接合部分４１は摂氏３２０〔℃〕ないし３
７０〔℃〕のホツトプレート上のパツケージを約１分な
いし３分、特に１分半加熱することによつて破壊され
得、有機ポリマモジユール上のはんだ接合部分４１は摂
氏１８０〔℃〕ないし２００〔℃〕当該パッケージを加
熱することによつて破壊され得る。ポリ（パラ−キシリ
レン）フイルム５１は例えば反応性イオンエツチング又
はレーザ切除によつて除去される。これによりこのはん
だ接合部分がきれいに清浄されて新しいはんだ堆積物が
チツプ及び又は基板上のはんだ浸潤性金属端子３１及び
３５上にそれぞれ形成される。次にこのチツプ端子及び
基板端子が再度位置合わせされ、このそれぞれ形成され
たはんだ堆積部材がリフローされて新しいはんだ接続部
分４１が形成される。その後、除去可能なポリ（パラ−
キシリレン）５１の新しい薄い層が基板１１及びチップ
２１間の基板１１上に形成されることにより、はんだ接
続部分４１を封止する。次にパツケージ１は例えばエポ
キシド層６１からなる第２のポリマ層６１により封止さ
れる。
【００６３】上述のように本発明をポリ（ｐ−キシリレ
ン）について述べて来たが、例えばポリ（クロル−ｐ−
キシリレン）及びポリ（ジクロル−ｐ−キシリレン）の
ようなポリ（ｐ−キシリレン）の誘導体を用いても良い
ことを理解できる。
【００６４】本発明によると、Ｃ４方式により接着さ
れ、直接チツプ付着（ＤＣＡ）方式により封止された電
子パツケージの再加工性を一段と高めることができる。
このように再加工性が一段と高まつたことにより、歩留
まりが高まり、すなわちＣ４方式により接着され、直接
チツプ付着（ＤＣＡ）方式により封止された電子パツケ
ージを再加工したときの歩留まりが増大する。
【００６５】本発明の方法及び構造をポリパラ（キシリ
レン）について述べたが、本発明の方法は例えばフルオ
ロカーボン及びシランのような離型剤として作用する気
相成長した他のポリマにより利用されることを理解でき
る。
【００６６】気相成長したポリマを用いることにより、
はんだボール接続（ＳＢＣ）形式のモジユール、ワイヤ
接着形式のチツプ及び表面実装形式のチツプを再加工す
ることができる。
【００６７】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成について種々の変更を加えてもよ
い。
【００６８】
【発明の効果】上述のように本発明によれば、はんだバ
ンプを囲む基板上に直接堆積された除去できるポリ（パ
ラ−キシリレン）の第１のポリマフイルムと当該第１の
ポリマフイルム上に重積して集積回路チツプ、はんだバ
ンプ及び基板を封止するエポキシからなる第２のポリマ
フイルムとを有する多層のポリマ封止材を提供すること
によつてマイクロ電子回路パツケージを簡易かつ確実に
再加工することができる。
【図面の簡単な説明】
【図１】図１は本発明の方法によつて封止されたチツ
プ、はんだ接着アレイ及び基板を示す断面図である。
【図２】図２は本発明の方法のフローチヤートである。
【符号の説明】
１……マイクロ電子パツケージ、１１……基板、２１…
…集積回路チツプ、３１、３５……電気的相互接続端
子、４１……はんだバンプ、５１……ポリマフイルム、
６１……ポリマフイルム。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｈ０１Ｌ 21/92 ６０３Ｇ ６０４Ｈ (72)発明者 ジヤツク・マーリン・マツククレアリー アメリカ合衆国、ニユーヨーク州13732、 アパラチン、プレザント・ビユー・ドラ イブ 106番地 (72)発明者 ダーブハ・（エヌ・エム・エヌ）・サー ヤナラヤナ アメリカ合衆国、ニユーヨーク州13850、 ベスタル、フラー・ホロウ・ロード 4212番地 (72)発明者 ホ−ミング・（エヌ・エム・エヌ）・ト ング アメリカ合衆国、ニユーヨーク州10598、 ヨークタウン・ハイツ、バリー・コート 2569番地 (56)参考文献 特開 昭62−133741（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】端子をもつ回路基板と、 端子をもつ集積回路チツプと、 上記各端子によつて上記集積回路チツプを上記回路基板
    にボンデイングするはんだバンプと、 上記はんだバンプを内部に封止するように上記回路基板
    上に設けられた除去可能な第１のポリマフイルムと、 上記集積回路チツプ、はんだバンプ及び回路基板を内部
    に封止する第２のポリマフイルムとを有するマイクロ電
    子回路パツケージを再加工する方法であつて、上記マイ
    クロ電子回路パツケージの上記回路基板から上記集積回
    路チップを取りはずすステツプを含むマイクロ電子回路
    パツケージ再加工方法において、 上記第２のポリマフイルムを取りはずすステツプと、 上記はんだバンプを溶かして上記集積回路チップを取り
    はずすステツプと、 上記除去可能な第１のポリマフイルムを取りはずすステ
    ツプと、 上記集積回路チツプ又は上記回路基板上の浸潤性金属端
    子上に、それぞれはんだ堆積部材を形成するステツプ
    と、 上記集積回路チツプ及び回路基板の端子を位置合わせす
    るステツプと、 上記はんだ堆積部分をリフローすることによりはんだ接
    続部分を形成するステツプと、 上記回路基板及び上記集積回路チツプ間において、当該
    回路基板上に上記除去可能な第１のポリマフイルムの薄
    い層を形成することにより上記はんだ接続部分を内部に
    封止するステツプと、 その結果得られる上記パツケージ及び集積回路チツプを
    第２のポリマフイルムによつて内部に封止するステツプ
    とを具えることを特徴とするマイクロ電子回路パツケー
    ジ再加工方法。
  2. 【請求項２】上記はんだバンプを内部に封止するように
    上記回路基板上に設けられた上記除去可能な第１のポリ
    マフイルムはポリ（パラ−キシリレン）でなることを特
    徴とする請求項１に記載のマイクロ電子回路パツケージ
    再加工方法。
  3. 【請求項３】上記ポリ（パラ−キシリレン）でなる上記
    第１のポリマフイルムはほぼ３〜５ミクロンの厚さに形
    成されていることを特徴とする請求項２に記載のマイク
    ロ電子回路パツケージ再加工方法。
  4. 【請求項４】上記集積回路チツプ、はんだバンプ及び回
    路基板を内部に封止する上記第２のポリマフイルムはエ
    ポキシでなることを特徴とする請求項１に記載のマイク
    ロ電子回路パツケージ再加工方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7347347B2 (en) 1999-05-28 2008-03-25 Fujitsu Limited Head assembly, disk unit, and bonding method and apparatus

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469333A (en) * 1993-05-05 1995-11-21 International Business Machines Corporation Electronic package assembly with protective encapsulant material on opposing sides not having conductive leads
US5386624A (en) * 1993-07-06 1995-02-07 Motorola, Inc. Method for underencapsulating components on circuit supporting substrates
US5371328A (en) * 1993-08-20 1994-12-06 International Business Machines Corporation Component rework
US5473814A (en) * 1994-01-07 1995-12-12 International Business Machines Corporation Process for surface mounting flip chip carrier modules
US5697148A (en) * 1995-08-22 1997-12-16 Motorola, Inc. Flip underfill injection technique
US5879808A (en) * 1995-10-27 1999-03-09 Alpha Metals, Inc. Parylene polymer layers
SG45122A1 (en) * 1995-10-28 1998-01-16 Inst Of Microelectronics Low cost and highly reliable chip-sized package
US5756380A (en) * 1995-11-02 1998-05-26 Motorola, Inc. Method for making a moisture resistant semiconductor device having an organic substrate
US5918363A (en) * 1996-05-20 1999-07-06 Motorola, Inc. Method for marking functional integrated circuit chips with underfill material
US5895976A (en) * 1996-06-03 1999-04-20 Motorola Corporation Microelectronic assembly including polymeric reinforcement on an integrated circuit die, and method for forming same
US6136212A (en) * 1996-08-12 2000-10-24 The Regents Of The University Of Michigan Polymer-based micromachining for microfluidic devices
US5891257A (en) * 1996-11-08 1999-04-06 International Business Machines Corporation Tool for removing protective encapsulants
US5912282A (en) * 1996-12-16 1999-06-15 Shell Oil Company Die attach adhesive compositions
US5760337A (en) * 1996-12-16 1998-06-02 Shell Oil Company Thermally reworkable binders for flip-chip devices
US5840215A (en) * 1996-12-16 1998-11-24 Shell Oil Company Anisotropic conductive adhesive compositions
US6274389B1 (en) 1997-01-17 2001-08-14 Loctite (R&D) Ltd. Mounting structure and mounting process from semiconductor devices
JP3543902B2 (ja) * 1997-01-17 2004-07-21 ヘンケル ロックタイト コーポレイション 半導体装置の実装構造および実装方法
US5956573A (en) * 1997-01-17 1999-09-21 International Business Machines Corporation Use of argon sputtering to modify surface properties by thin film deposition
US6316528B1 (en) 1997-01-17 2001-11-13 Loctite (R&D) Limited Thermosetting resin compositions
US6353182B1 (en) * 1997-08-18 2002-03-05 International Business Machines Corporation Proper choice of the encapsulant volumetric CTE for different PGBA substrates
JP3332069B2 (ja) * 1997-08-25 2002-10-07 株式会社村田製作所 インダクタ及びその製造方法
US6138349A (en) 1997-12-18 2000-10-31 Vlt Corporation Protective coating for an electronic device
US6111323A (en) * 1997-12-30 2000-08-29 International Business Machines Corporation Reworkable thermoplastic encapsulant
US5998876A (en) * 1997-12-30 1999-12-07 International Business Machines Corporation Reworkable thermoplastic hyper-branched encapsulant
US5953814A (en) * 1998-02-27 1999-09-21 Delco Electronics Corp. Process for producing flip chip circuit board assembly exhibiting enhanced reliability
AU3623000A (en) * 1999-03-10 2000-09-28 Tessera, Inc. Microelectronic joining processes
US6306688B1 (en) * 1999-04-28 2001-10-23 Teravicta Technologies, Inc. Method of reworkably removing a fluorinated polymer encapsulant
US6573124B1 (en) 1999-05-03 2003-06-03 Hughes Electronics Corp. Preparation of passivated chip-on-board electronic devices
US6221682B1 (en) 1999-05-28 2001-04-24 Lockheed Martin Corporation Method and apparatus for evaluating a known good die using both wire bond and flip-chip interconnects
JP3334693B2 (ja) * 1999-10-08 2002-10-15 日本電気株式会社 半導体装置の製造方法
DE10114897A1 (de) * 2001-03-26 2002-10-24 Infineon Technologies Ag Elektronisches Bauteil
US6574861B1 (en) 2001-04-11 2003-06-10 Applied Micro Circuits Corporation System and method for solder ball rework
US6835592B2 (en) * 2002-05-24 2004-12-28 Micron Technology, Inc. Methods for molding a semiconductor die package with enhanced thermal conductivity
JP4885426B2 (ja) * 2004-03-12 2012-02-29 ルネサスエレクトロニクス株式会社 半導体記憶装置、半導体装置及びその製造方法
US7170188B2 (en) * 2004-06-30 2007-01-30 Intel Corporation Package stress management
US7332821B2 (en) * 2004-08-20 2008-02-19 International Business Machines Corporation Compressible films surrounding solder connectors
US20070257091A1 (en) * 2006-05-05 2007-11-08 Joseph Kuczynski Chip Module Having Solder Balls Coated with a Thin Cast Polymer Barrier Layer for Corrosion Protection and Reworkability, and Method for Producing Same
US8450148B2 (en) * 2006-12-14 2013-05-28 Infineon Technologies, Ag Molding compound adhesion for map-molded flip-chip
GB0703172D0 (en) * 2007-02-19 2007-03-28 Pa Knowledge Ltd Printed circuit boards
CA2733765C (en) 2008-08-18 2017-03-28 Semblant Global Limited Halo-hydrocarbon polymer coating
US8618676B2 (en) * 2008-10-30 2013-12-31 Stmicroelectronics (Malta) Ltd. Method of assembly of a semiconductor package for the improvement of the electrical testing yield on the packages so obtained
JP2011124398A (ja) * 2009-12-11 2011-06-23 Hitachi Ltd 接合構造及びその製造方法
US8995146B2 (en) 2010-02-23 2015-03-31 Semblant Limited Electrical assembly and method
US8847412B2 (en) * 2012-11-09 2014-09-30 Invensas Corporation Microelectronic assembly with thermally and electrically conductive underfill
US20150001700A1 (en) * 2013-06-28 2015-01-01 Infineon Technologies Ag Power Modules with Parylene Coating
EP3221894B1 (en) * 2014-11-20 2019-05-29 Koninklijke Philips N.V. Radiation detector core assembly
US9561953B1 (en) * 2015-08-24 2017-02-07 Infineon Technologies Ag Method of forming a protective coating for a packaged semiconductor device
US9793237B2 (en) * 2015-10-19 2017-10-17 Qorvo Us, Inc. Hollow-cavity flip-chip package with reinforced interconnects and process for making the same
US9799637B2 (en) 2016-02-12 2017-10-24 Qorvo Us, Inc. Semiconductor package with lid having lid conductive structure
GB201621177D0 (en) 2016-12-13 2017-01-25 Semblant Ltd Protective coating
US10177057B2 (en) 2016-12-15 2019-01-08 Infineon Technologies Ag Power semiconductor modules with protective coating

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4143456A (en) * 1976-06-28 1979-03-13 Citizen Watch Commpany Ltd. Semiconductor device insulation method
JPS5321771A (en) * 1976-08-11 1978-02-28 Sharp Kk Electronic parts mounting structure
US4323914A (en) * 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
JPS62133741A (ja) * 1985-12-06 1987-06-16 Nec Corp パツケ−ジ
JPS62147735A (ja) * 1985-12-23 1987-07-01 Matsushita Electric Works Ltd フリツプチツプの製法
JPS6365632A (ja) * 1986-09-05 1988-03-24 Nec Corp 薄型モジユ−ルの製造方法
US4942140A (en) * 1987-03-25 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Method of packaging semiconductor device
JPS6455832A (en) * 1987-08-27 1989-03-02 Seiko Instr & Electronics Mounting method for semiconductor element
JPH0750759B2 (ja) * 1988-07-01 1995-05-31 シャープ株式会社 半導体装置
JPH0284747A (ja) * 1988-09-21 1990-03-26 Seiko Epson Corp 実装構造
US5121190A (en) * 1990-03-14 1992-06-09 International Business Machines Corp. Solder interconnection structure on organic substrates
US5120678A (en) * 1990-11-05 1992-06-09 Motorola Inc. Electrical component package comprising polymer-reinforced solder bump interconnection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7347347B2 (en) 1999-05-28 2008-03-25 Fujitsu Limited Head assembly, disk unit, and bonding method and apparatus

Also Published As

Publication number Publication date
EP0544076A3 (ja) 1994-03-23
US5274913A (en) 1994-01-04
JPH05218117A (ja) 1993-08-27
EP0544076A2 (en) 1993-06-02

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