JPH0521597A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0521597A JPH0521597A JP17378891A JP17378891A JPH0521597A JP H0521597 A JPH0521597 A JP H0521597A JP 17378891 A JP17378891 A JP 17378891A JP 17378891 A JP17378891 A JP 17378891A JP H0521597 A JPH0521597 A JP H0521597A
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Abstract
(57)【要約】
【目的】 本発明は、半導体ウェハの薄形化や大口径化
にともない相対的にウェハ強度が低下するとともに、研
削工程により破砕層が発生し、ウェハー搬送時等におい
て発生するウェハー割れや、スクライブ工程におけるチ
ップ欠け、さらにチップ強度が低いという問題点を、ウ
ェハ研削工程を無くすことにより、ウェハーおよびチッ
プ強度を向上させるものである。 【構成】 前述の目的のためこの発明は、半導体素子の
製造方法において、半導体ウェハを容易にエッチングで
きる素材を用いて貼り合せた後、半導体素子形成工程を
処理するとともに、ダイススクライブ工程においては、
ウェハ表面に保護膜を形成したのち、ダイシングブレー
ドで貼り合せ材までスクライブし、その後、貼り合せ材
をエッチングすることにより、チップ分割出来るように
したものである。
にともない相対的にウェハ強度が低下するとともに、研
削工程により破砕層が発生し、ウェハー搬送時等におい
て発生するウェハー割れや、スクライブ工程におけるチ
ップ欠け、さらにチップ強度が低いという問題点を、ウ
ェハ研削工程を無くすことにより、ウェハーおよびチッ
プ強度を向上させるものである。 【構成】 前述の目的のためこの発明は、半導体素子の
製造方法において、半導体ウェハを容易にエッチングで
きる素材を用いて貼り合せた後、半導体素子形成工程を
処理するとともに、ダイススクライブ工程においては、
ウェハ表面に保護膜を形成したのち、ダイシングブレー
ドで貼り合せ材までスクライブし、その後、貼り合せ材
をエッチングすることにより、チップ分割出来るように
したものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体ウェハーをチ
ップに分離するまで強度低下を生じさせない方法に関す
るもので、特にそのウェハーが薄くても支障なく分離で
きる方法を提供するものである。
ップに分離するまで強度低下を生じさせない方法に関す
るもので、特にそのウェハーが薄くても支障なく分離で
きる方法を提供するものである。
【０００２】
【従来の技術】図３（ａ）〜（ｄ）は、従来の半導体素
子のウェハプロセス完了後から、チップ分離するまでの
工程を示したものである。図３（ａ）はウェハプロセス
完了後を示したものであり、３１は半導体ウェハで一般
的に６”φウェハで６２５μｍ、８”φウェハで７２５
μｍの厚さを有している。
子のウェハプロセス完了後から、チップ分離するまでの
工程を示したものである。図３（ａ）はウェハプロセス
完了後を示したものであり、３１は半導体ウェハで一般
的に６”φウェハで６２５μｍ、８”φウェハで７２５
μｍの厚さを有している。
【０００３】しかしこのようなウェハ厚は、チップ実装
仕様に不適当であり半導体ウェハー３１の裏面は、２０
０〜４５０μｍの実装仕様に適した厚さに研削されてい
る。この研削工程において、デバイス面３２を保護する
ため、保護テープ３３が接着用糊で接着される。この状
態において図３（ｂ）に示すように、半導体ウェハー３
１は実装仕様の厚さ２００〜４５０μｍに研削される。
この研削工程は一般的には機械的に研削されるため、半
導体ウェハー３１は、研削面である裏面に破砕層３４を
発生させてしまう。その後表面保護テープ３３を剥離
し、電気的特性判定が行なわれ、組立工程に搬送され
る。そして、図３（ｃ）に示すように、チップ分割を行
なうため、半導体ウェハ３１の裏面にダイシングテープ
３５を接着させ、スクライブライン３６に沿ってダイヤ
モンドブレードでスクライブされる。３７は、この時の
スクライブ溝であり、３８（ａ），３８（ｂ）…は分離
されたチップである。図３（ｄ）は分離された１つのチ
ップ３８（ａ）を示したものであるが研削工程における
破砕層３４はそのままの形として残っている。
仕様に不適当であり半導体ウェハー３１の裏面は、２０
０〜４５０μｍの実装仕様に適した厚さに研削されてい
る。この研削工程において、デバイス面３２を保護する
ため、保護テープ３３が接着用糊で接着される。この状
態において図３（ｂ）に示すように、半導体ウェハー３
１は実装仕様の厚さ２００〜４５０μｍに研削される。
この研削工程は一般的には機械的に研削されるため、半
導体ウェハー３１は、研削面である裏面に破砕層３４を
発生させてしまう。その後表面保護テープ３３を剥離
し、電気的特性判定が行なわれ、組立工程に搬送され
る。そして、図３（ｃ）に示すように、チップ分割を行
なうため、半導体ウェハ３１の裏面にダイシングテープ
３５を接着させ、スクライブライン３６に沿ってダイヤ
モンドブレードでスクライブされる。３７は、この時の
スクライブ溝であり、３８（ａ），３８（ｂ）…は分離
されたチップである。図３（ｄ）は分離された１つのチ
ップ３８（ａ）を示したものであるが研削工程における
破砕層３４はそのままの形として残っている。
【０００４】
【発明が解決しようとする課題】しかしながら、実装仕
様において、２００〜４５０μｍに薄く研削されたウェ
ハにおいては、厚さ的に強度が低下するとともに、研削
時における破砕層を有しているため、電気特性測定工程
やウェハー搬送工程、さらには、ダイシングテープ接着
工程において、ウェハ割れが発生するという問題点があ
った。さらに、スクライブ時において、ウェハ裏面の破
砕層の切り抜き部分では、大きなクラックやチップの欠
けが発生するとともに、チップ分離後においてもチップ
裏面に破砕層を有しているため、チップの強度が弱く、
ＩＣガード用のチップなどにおいては、大きな不良要因
となっていた。
様において、２００〜４５０μｍに薄く研削されたウェ
ハにおいては、厚さ的に強度が低下するとともに、研削
時における破砕層を有しているため、電気特性測定工程
やウェハー搬送工程、さらには、ダイシングテープ接着
工程において、ウェハ割れが発生するという問題点があ
った。さらに、スクライブ時において、ウェハ裏面の破
砕層の切り抜き部分では、大きなクラックやチップの欠
けが発生するとともに、チップ分離後においてもチップ
裏面に破砕層を有しているため、チップの強度が弱く、
ＩＣガード用のチップなどにおいては、大きな不良要因
となっていた。
【０００５】この発明は以上述べた。ウェハの薄形化や
大口径化にともない、相対的にウェハ強度が低下すると
ともに、研削工程により破砕層が発生し、ウェハー搬送
時等において発生するウェハー割れや、スクライブ工程
におけるチップ欠け、さらにチップ強度が低いという問
題点を、ウェハ研削工程を無くすことにより、ウェハ、
およびチップ強度を向上させたものである。
大口径化にともない、相対的にウェハ強度が低下すると
ともに、研削工程により破砕層が発生し、ウェハー搬送
時等において発生するウェハー割れや、スクライブ工程
におけるチップ欠け、さらにチップ強度が低いという問
題点を、ウェハ研削工程を無くすことにより、ウェハ、
およびチップ強度を向上させたものである。
【０００６】
【課題を解決するための手段】前述の目的のためこの発
明は、半導体素子の製造方法において、半導体ウェハを
容易にエッチングできる素材を用いて貼り合せた後、半
導体素子形成工程を処理するとともに、ダイススクライ
ブ工程においては、ウェハ表面に保護膜を形成したの
ち、ダイシングブレードで貼り合せ材までスクライブ
し、その後、貼り合せ材をエッチングすることにより、
チップ分割出来るようにしたものである。
明は、半導体素子の製造方法において、半導体ウェハを
容易にエッチングできる素材を用いて貼り合せた後、半
導体素子形成工程を処理するとともに、ダイススクライ
ブ工程においては、ウェハ表面に保護膜を形成したの
ち、ダイシングブレードで貼り合せ材までスクライブ
し、その後、貼り合せ材をエッチングすることにより、
チップ分割出来るようにしたものである。
【０００７】
【作用】前述のように、この発明によれば、実装仕様で
必要となるチップ厚の設定を、ウェハ貼り合せ技術を用
い、易エッチング材で貼り合せ、スクライブ工程でこの
貼り合せ材までスクライブし、その後貼り合せ材をエッ
チング除去し、チップに分離する方法としたので、裏面
研削による破砕層が半導体ウェハに発生しないし、ま
た、スクライブによるチップ分離工程まで補強板をセッ
トした状態で搬送できるため、裏面研削工程が除去出来
る。
必要となるチップ厚の設定を、ウェハ貼り合せ技術を用
い、易エッチング材で貼り合せ、スクライブ工程でこの
貼り合せ材までスクライブし、その後貼り合せ材をエッ
チング除去し、チップに分離する方法としたので、裏面
研削による破砕層が半導体ウェハに発生しないし、ま
た、スクライブによるチップ分離工程まで補強板をセッ
トした状態で搬送できるため、裏面研削工程が除去出来
る。
【０００８】
【実施例】図１は、この発明の第１の実施例の工程断面
図であって、図１（ａ）はデバイスを作製する半導体ウ
ェハー１を示したものであり、ウェハー厚は、実装の仕
様により任意の厚さ、たとえば２００〜４５０μｍに設
定されており、素子作成面２および裏面３とも、ミラー
ポリッシュにより仕上げされている。図１（ｂ）は半導
体ウェハー１を機械的に補強する補強板４であり、半導
体ウェハと同一素材もしくはほぼ同等の熱膨張率と、よ
り高い融点を有し、貼り合せ材のエッチング材に対し
て、耐性のある素材であり、厚さは、２００〜１０００
μｍのウェハ処理工程でも充分に機械的強度を確保でき
る厚さに設定するとともに、補強面５はミラーポリッシ
ュ仕上げとする。図１（ｃ）は公知のウェハ貼り合せ技
術を用いて、貼り合せた状態を示したものであり、素子
形成面２を表面として、裏面３と補強面５とを易エッチ
ングの貼り合せ材６、たとえばＢＰＳＧ膜で貼り合せ
る。この様にして形成した基板７を用いて、従来と同様
のプロセスで素子形成処理を行ない、電気特性測定のプ
ロービング工程まで行なう。その後図１（ｄ）に示すよ
うに耐酸性の保護膜８、例えばポリイミドを素子形成面
２に全面コートする。又９はチップ分離用のスクライブ
ラインであり、このスクライブライン９に沿って３０〜
５０μｍ幅のダイヤモンドブレードでスクライブした状
態を示したのが、図１（ｅ）であり、１０はスクライブ
溝で、スクライブ深さは、貼り合せ材８よりも深い値と
する。その後貼り合せ材エッチング液、例えば貼り合せ
材がＢＰＳＧの場合、ＨＦ液中で、貼り合せ材をエッチ
ング除去する。これを示したのが図１（ｆ）であり、チ
ップは、１１（ａ）・１１（ｂ）・１１（ｃ）……に分
離される。この分離された１つのチップ１１（ａ）状態
を示したものが図１．（ｇ）でありチップ裏面１２も研
削による破砕層のない構造とすることが出来る。
図であって、図１（ａ）はデバイスを作製する半導体ウ
ェハー１を示したものであり、ウェハー厚は、実装の仕
様により任意の厚さ、たとえば２００〜４５０μｍに設
定されており、素子作成面２および裏面３とも、ミラー
ポリッシュにより仕上げされている。図１（ｂ）は半導
体ウェハー１を機械的に補強する補強板４であり、半導
体ウェハと同一素材もしくはほぼ同等の熱膨張率と、よ
り高い融点を有し、貼り合せ材のエッチング材に対し
て、耐性のある素材であり、厚さは、２００〜１０００
μｍのウェハ処理工程でも充分に機械的強度を確保でき
る厚さに設定するとともに、補強面５はミラーポリッシ
ュ仕上げとする。図１（ｃ）は公知のウェハ貼り合せ技
術を用いて、貼り合せた状態を示したものであり、素子
形成面２を表面として、裏面３と補強面５とを易エッチ
ングの貼り合せ材６、たとえばＢＰＳＧ膜で貼り合せ
る。この様にして形成した基板７を用いて、従来と同様
のプロセスで素子形成処理を行ない、電気特性測定のプ
ロービング工程まで行なう。その後図１（ｄ）に示すよ
うに耐酸性の保護膜８、例えばポリイミドを素子形成面
２に全面コートする。又９はチップ分離用のスクライブ
ラインであり、このスクライブライン９に沿って３０〜
５０μｍ幅のダイヤモンドブレードでスクライブした状
態を示したのが、図１（ｅ）であり、１０はスクライブ
溝で、スクライブ深さは、貼り合せ材８よりも深い値と
する。その後貼り合せ材エッチング液、例えば貼り合せ
材がＢＰＳＧの場合、ＨＦ液中で、貼り合せ材をエッチ
ング除去する。これを示したのが図１（ｆ）であり、チ
ップは、１１（ａ）・１１（ｂ）・１１（ｃ）……に分
離される。この分離された１つのチップ１１（ａ）状態
を示したものが図１．（ｇ）でありチップ裏面１２も研
削による破砕層のない構造とすることが出来る。
【０００９】第１の実施例においては、表面保護膜をた
とえばポリイミド膜とし、チップスクライブ工程におい
てダイヤモンドホイールでポリイミド膜を通して半導体
ウェハを貼り合せ材までスクライブを行なっていた。し
かし、この方法においては、ポリイミド膜も同時にスク
ライブしているのでダイヤモンドホイールの目詰まりが
起きやすいという問題点がある。そこで第２の実施例の
工程断面図を図２（ａ）〜（ｂ）に示すが、素子形成面
をレジストでコーティングし、ホトリソグラフィ処理を
行ないスクライブライン部のレジストを除去した後に、
スクライブ処理を行なうようにしたものである。図２
（ａ）において、７は基板、８は貼り合せ材、また素子
形成面２は、スクライブラインのパターン９がある。こ
の素子形成面２にレジスト１２を１〜３μｍコーティン
グし、スクライブライン部９のレジストをホトリソグラ
フィ技術でパターニングしたものである。この状態でス
クライブライン９を貼り合せ材８までスクライブ処理し
たものが図２（ｂ）である。その後第１の実施例と同様
に貼り合せ材をエッチング除去することにより各々のチ
ップに分離することが出来る。
とえばポリイミド膜とし、チップスクライブ工程におい
てダイヤモンドホイールでポリイミド膜を通して半導体
ウェハを貼り合せ材までスクライブを行なっていた。し
かし、この方法においては、ポリイミド膜も同時にスク
ライブしているのでダイヤモンドホイールの目詰まりが
起きやすいという問題点がある。そこで第２の実施例の
工程断面図を図２（ａ）〜（ｂ）に示すが、素子形成面
をレジストでコーティングし、ホトリソグラフィ処理を
行ないスクライブライン部のレジストを除去した後に、
スクライブ処理を行なうようにしたものである。図２
（ａ）において、７は基板、８は貼り合せ材、また素子
形成面２は、スクライブラインのパターン９がある。こ
の素子形成面２にレジスト１２を１〜３μｍコーティン
グし、スクライブライン部９のレジストをホトリソグラ
フィ技術でパターニングしたものである。この状態でス
クライブライン９を貼り合せ材８までスクライブ処理し
たものが図２（ｂ）である。その後第１の実施例と同様
に貼り合せ材をエッチング除去することにより各々のチ
ップに分離することが出来る。
【００１０】
【発明の効果】以上のように、この発明によれば、実装
仕様で必要となるチップ厚の設定を、ウェハ貼り合せ技
術を用い、易エッチング材で貼り合せ、スクライブ工程
でこの貼り合せ材までスクライブし、その後貼り合せ材
をエッチング除去し、チップに分離する方法としたので
裏面研削による破砕層が半導体ウェハーに発生せずスク
ライブによるチップの欠けや、チップ強度が向上しない
という問題点が解決出来るとともに、スクライブによる
チップ分離工程まで補強板をセットした状態で搬送でき
るため、裏面研削工程が除去出来るとともに、ウェハー
の大型化にともなうウェハーの相対的強度低下によるウ
ェハーの割れの発生を防止することができる。
仕様で必要となるチップ厚の設定を、ウェハ貼り合せ技
術を用い、易エッチング材で貼り合せ、スクライブ工程
でこの貼り合せ材までスクライブし、その後貼り合せ材
をエッチング除去し、チップに分離する方法としたので
裏面研削による破砕層が半導体ウェハーに発生せずスク
ライブによるチップの欠けや、チップ強度が向上しない
という問題点が解決出来るとともに、スクライブによる
チップ分離工程まで補強板をセットした状態で搬送でき
るため、裏面研削工程が除去出来るとともに、ウェハー
の大型化にともなうウェハーの相対的強度低下によるウ
ェハーの割れの発生を防止することができる。
【図１】本発明の第１の実施例の工程断面図
【図２】本発明の第２の実施例の工程断面図
【図３】従来例の工程断面図
１ 半導体ウェハー
２ 素子作成面
３ 裏面
４ 補強板
５ 補強面
６ 貼り合せ材
７ 基板
８ 保護膜
９ スクライブライン
１０ スクライブ溝
１１ チップ
１２ レジスト
Claims (3)
- 【請求項１】 半導体素子形成工程の前に、半導体ウェ
ハーに易エッチング材を用いて補強板を貼り合せ、素子
形成工程後のスクライブ工程で、少くとも前記貼り合せ
部分までスクライブし、前記貼り合せ材をエッチング除
去することにより、チップ分離を行うことを特徴とする
半導体素子の製造方法。 - 【請求項２】 請求項１記載のスクライブ工程の前に、
素子形成面を耐エッチング材でコーティングすることを
特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項３】 請求項１記載のスクライブ工程の前に、
素子形成面をレジストでコーティングし、スクライブラ
イン部の該レジストを除去しておくことを特徴とする請
求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17378891A JP3212110B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17378891A JP3212110B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521597A true JPH0521597A (ja) | 1993-01-29 |
| JP3212110B2 JP3212110B2 (ja) | 2001-09-25 |
Family
ID=15967164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17378891A Expired - Fee Related JP3212110B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212110B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332967B1 (ko) * | 2000-05-10 | 2002-04-19 | 윤종용 | 디지털 마이크로-미러 디바이스 패키지의 제조 방법 |
| WO2002047151A2 (fr) * | 2000-12-05 | 2002-06-13 | Gemplus | Method de fabrication d'une puce semi-conductrice a l'aide d'une couche de rigidite integree |
| EP1026725A3 (en) * | 1999-02-05 | 2003-01-15 | Sharp Kabushiki Kaisha | Manufacturing method for a semiconductor device |
| EP1356511A1 (en) * | 2001-01-10 | 2003-10-29 | Silverbrook Research Pty. Limited | Use of protective caps as masks at a wafer scale |
| EP1360714A1 (en) * | 2001-01-10 | 2003-11-12 | Silverbrook Research Pty. Limited | Wafer scale fiber optic termination |
-
1991
- 1991-07-15 JP JP17378891A patent/JP3212110B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1026725A3 (en) * | 1999-02-05 | 2003-01-15 | Sharp Kabushiki Kaisha | Manufacturing method for a semiconductor device |
| US6730579B1 (en) | 1999-02-05 | 2004-05-04 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor dice by partially dicing the substrate and subsequent chemical etching |
| KR100332967B1 (ko) * | 2000-05-10 | 2002-04-19 | 윤종용 | 디지털 마이크로-미러 디바이스 패키지의 제조 방법 |
| WO2002047151A2 (fr) * | 2000-12-05 | 2002-06-13 | Gemplus | Method de fabrication d'une puce semi-conductrice a l'aide d'une couche de rigidite integree |
| WO2002047151A3 (fr) * | 2000-12-05 | 2003-02-13 | Gemplus Card Int | Method de fabrication d'une puce semi-conductrice a l'aide d'une couche de rigidite integree |
| EP1356511A1 (en) * | 2001-01-10 | 2003-10-29 | Silverbrook Research Pty. Limited | Use of protective caps as masks at a wafer scale |
| EP1360714A1 (en) * | 2001-01-10 | 2003-11-12 | Silverbrook Research Pty. Limited | Wafer scale fiber optic termination |
| EP1360714A4 (en) * | 2001-01-10 | 2005-11-30 | Silverbrook Res Pty Ltd | FIBER OPTIC TERMINATION AT TRENCH LEVEL |
| EP1356511A4 (en) * | 2001-01-10 | 2006-06-07 | Silverbrook Res Pty Ltd | USE OF PROTECTIVE CAPS AS PLATELET SCALE MASKS |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3212110B2 (ja) | 2001-09-25 |
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Legal Events
| Date | Code | Title | Description |
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