JP3212110B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP3212110B2 JP3212110B2 JP17378891A JP17378891A JP3212110B2 JP 3212110 B2 JP3212110 B2 JP 3212110B2 JP 17378891 A JP17378891 A JP 17378891A JP 17378891 A JP17378891 A JP 17378891A JP 3212110 B2 JP3212110 B2 JP 3212110B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体ウェハーをチ
ップに分離するまで強度低下を生じさせない方法に関す
るもので、特にそのウェハーが薄くても支障なく分離で
きる方法を提供するものである。
ップに分離するまで強度低下を生じさせない方法に関す
るもので、特にそのウェハーが薄くても支障なく分離で
きる方法を提供するものである。
【０００２】
【従来の技術】図３（ａ）〜（ｄ）は、従来の半導体素
子のウェハプロセス完了後から、チップ分離するまでの
工程を示したものである。図３（ａ）はウェハプロセス
完了後を示したものであり、３１は半導体ウェハで一般
的に６”φウェハで６２５μｍ、８”φウェハで７２５
μｍの厚さを有している。
子のウェハプロセス完了後から、チップ分離するまでの
工程を示したものである。図３（ａ）はウェハプロセス
完了後を示したものであり、３１は半導体ウェハで一般
的に６”φウェハで６２５μｍ、８”φウェハで７２５
μｍの厚さを有している。
【０００３】しかしこのようなウェハ厚は、チップ実装
仕様に不適当であり半導体ウェハー３１の裏面は、２０
０〜４５０μｍの実装仕様に適した厚さに研削されてい
る。この研削工程において、デバイス面３２を保護する
ため、保護テープ３３が接着用糊で接着される。この状
態において図３（ｂ）に示すように、半導体ウェハー３
１は実装仕様の厚さ２００〜４５０μｍに研削される。
この研削工程は一般的には機械的に研削されるため、半
導体ウェハー３１は、研削面である裏面に破砕層３４を
発生させてしまう。その後表面保護テープ３３を剥離
し、電気的特性判定が行なわれ、組立工程に搬送され
る。そして、図３（ｃ）に示すように、チップ分割を行
なうため、半導体ウェハ３１の裏面にダイシングテープ
３５を接着させ、スクライブライン３６に沿ってダイヤ
モンドブレードでスクライブされる。３７は、この時の
スクライブ溝であり、３８（ａ），３８（ｂ）…は分離
されたチップである。図３（ｄ）は分離された１つのチ
ップ３８（ａ）を示したものであるが研削工程における
破砕層３４はそのままの形として残っている。
仕様に不適当であり半導体ウェハー３１の裏面は、２０
０〜４５０μｍの実装仕様に適した厚さに研削されてい
る。この研削工程において、デバイス面３２を保護する
ため、保護テープ３３が接着用糊で接着される。この状
態において図３（ｂ）に示すように、半導体ウェハー３
１は実装仕様の厚さ２００〜４５０μｍに研削される。
この研削工程は一般的には機械的に研削されるため、半
導体ウェハー３１は、研削面である裏面に破砕層３４を
発生させてしまう。その後表面保護テープ３３を剥離
し、電気的特性判定が行なわれ、組立工程に搬送され
る。そして、図３（ｃ）に示すように、チップ分割を行
なうため、半導体ウェハ３１の裏面にダイシングテープ
３５を接着させ、スクライブライン３６に沿ってダイヤ
モンドブレードでスクライブされる。３７は、この時の
スクライブ溝であり、３８（ａ），３８（ｂ）…は分離
されたチップである。図３（ｄ）は分離された１つのチ
ップ３８（ａ）を示したものであるが研削工程における
破砕層３４はそのままの形として残っている。
【０００４】
【発明が解決しようとする課題】しかしながら、実装仕
様において、２００〜４５０μｍに薄く研削されたウェ
ハーにおいては、厚さ的に強度が低下するとともに、研
削時における破砕層を有しているため、電気特性測定工
程やウェハー搬送工程、さらには、ダイシングテープ接
着工程において、ウェハー割れが発生するという問題点
があった。さらに、スクライブ時において、ウェハー裏
面の破砕層の切り抜き部分では、大きなクラックやチッ
プの欠けが発生するため、ＩＣカ一ド用のチツプなどに
おいては、大きな不良要因となっていた。
様において、２００〜４５０μｍに薄く研削されたウェ
ハーにおいては、厚さ的に強度が低下するとともに、研
削時における破砕層を有しているため、電気特性測定工
程やウェハー搬送工程、さらには、ダイシングテープ接
着工程において、ウェハー割れが発生するという問題点
があった。さらに、スクライブ時において、ウェハー裏
面の破砕層の切り抜き部分では、大きなクラックやチッ
プの欠けが発生するため、ＩＣカ一ド用のチツプなどに
おいては、大きな不良要因となっていた。
【０００５】この発明は以上述べたウェハーの薄形化や
大口径化にともない、相対的にウェハー強度が低下する
とともに、研削工程によリ破砕層が発生し、ウェハー搬
送時等において発生するウェハー割れや、スクライブ工
程におけるチップ欠けという問題点を、解決したもので
ある。
大口径化にともない、相対的にウェハー強度が低下する
とともに、研削工程によリ破砕層が発生し、ウェハー搬
送時等において発生するウェハー割れや、スクライブ工
程におけるチップ欠けという問題点を、解決したもので
ある。
【０００６】
【課題を解決するための手段】前述の目的のためこの発
明は、半導体素子の製造方法において、半導体ウェハー
に容易にエッチングできる素材を用いて補強板を貼り合
せた後、半導体素子形成工程を処理するとともに、ダイ
ススクライブ工程においては、ウェハー表面に保護膜を
形成したのち、ダイシングブレードで貼り合せ材までス
クライブし、その後、貼り合せ材をエッチングすること
により、チップ分割出来るようにしたものである。
明は、半導体素子の製造方法において、半導体ウェハー
に容易にエッチングできる素材を用いて補強板を貼り合
せた後、半導体素子形成工程を処理するとともに、ダイ
ススクライブ工程においては、ウェハー表面に保護膜を
形成したのち、ダイシングブレードで貼り合せ材までス
クライブし、その後、貼り合せ材をエッチングすること
により、チップ分割出来るようにしたものである。
【０００７】
【作用】前述のように、この発明によれば、ウェハー貼
り合せ技術を用いて補強板を易エッチング材で貼り合
せ、スクライブ工程でこの貼り合せ材までスクライブ
し、その後貼り合せ材をエッチング除去し、チップに分
離する方法としたので、スクライブによるチップ分離工
程まで補強板をセットした状態で搬送できるため、ウェ
ハー割れやチップ欠けを抑制することが出来る。
り合せ技術を用いて補強板を易エッチング材で貼り合
せ、スクライブ工程でこの貼り合せ材までスクライブ
し、その後貼り合せ材をエッチング除去し、チップに分
離する方法としたので、スクライブによるチップ分離工
程まで補強板をセットした状態で搬送できるため、ウェ
ハー割れやチップ欠けを抑制することが出来る。
【０００８】
【実施例】図１は、この発明の第１の実施例の工程断面
図であって、図１（ａ）はデバイスを作製する半導体ウ
ェハー１を示したものであり、ウェハー厚は、実装の仕
様により任意の厚さ、たとえば２００〜４５０μｍに設
定されており、素子作成面２および裏面３とも、ミラー
ポリッシュにより仕上げされている。図１（ｂ）は半導
体ウェハー１を機械的に補強する補強板４であり、半導
体ウェハと同一素材もしくはほぼ同等の熱膨張率と、よ
り高い融点を有し、貼り合せ材のエッチング材に対し
て、耐性のある素材であり、厚さは、２００〜１０００
μｍのウェハー処理工程でも充分に機械的強度を確保で
きる厚さに設定するとともに、補強面５はミラーポリッ
シュ仕上げとする。図１（ｃ）は公知のウェハー貼り合
せ技術を用いて、貼り合せた状態を示したものであり、
素子形成面２を表面として、裏面３と補強面５とを易エ
ッチングの貼り合せ材６、たとえばＢＰＳＧ膜で貼り合
せる。この様にして形成した基板７を用いて、徒来と同
様のプロセスで素子形成処理を行ない、電気特性測定の
プロービング工程まで行なう。その後図１（ｄ）に示す
ように耐酸性の保護膜８、例えばポリイミドを素子形成
面２に全面コートする。また９はチップ分離用のスクラ
イブラインであり、このスクライブライン９に沿って３
０〜５０μｍ幅のダイヤモンドブレードでスクライブし
た状態を示したのが、図１（ｅ）であり、１０はスクラ
イブ溝で、スクライブ深さは、貼り合せ材６よりも深い
値とする。その後貼り合せ材エッチング液、例えば貼り
合せ材がＢＰＳＧの場合、ＨＦ液中で、貼り合せ材をエ
ッチング除去する。これを示したのが図１（ｆ）であ
り、チップは、１１（ａ）・１１（ｂ）・１１（ｃ）…
…に分離される。この分離された１つのチップ１１
（ａ）状態を示したものが図１（ｇ）である。
図であって、図１（ａ）はデバイスを作製する半導体ウ
ェハー１を示したものであり、ウェハー厚は、実装の仕
様により任意の厚さ、たとえば２００〜４５０μｍに設
定されており、素子作成面２および裏面３とも、ミラー
ポリッシュにより仕上げされている。図１（ｂ）は半導
体ウェハー１を機械的に補強する補強板４であり、半導
体ウェハと同一素材もしくはほぼ同等の熱膨張率と、よ
り高い融点を有し、貼り合せ材のエッチング材に対し
て、耐性のある素材であり、厚さは、２００〜１０００
μｍのウェハー処理工程でも充分に機械的強度を確保で
きる厚さに設定するとともに、補強面５はミラーポリッ
シュ仕上げとする。図１（ｃ）は公知のウェハー貼り合
せ技術を用いて、貼り合せた状態を示したものであり、
素子形成面２を表面として、裏面３と補強面５とを易エ
ッチングの貼り合せ材６、たとえばＢＰＳＧ膜で貼り合
せる。この様にして形成した基板７を用いて、徒来と同
様のプロセスで素子形成処理を行ない、電気特性測定の
プロービング工程まで行なう。その後図１（ｄ）に示す
ように耐酸性の保護膜８、例えばポリイミドを素子形成
面２に全面コートする。また９はチップ分離用のスクラ
イブラインであり、このスクライブライン９に沿って３
０〜５０μｍ幅のダイヤモンドブレードでスクライブし
た状態を示したのが、図１（ｅ）であり、１０はスクラ
イブ溝で、スクライブ深さは、貼り合せ材６よりも深い
値とする。その後貼り合せ材エッチング液、例えば貼り
合せ材がＢＰＳＧの場合、ＨＦ液中で、貼り合せ材をエ
ッチング除去する。これを示したのが図１（ｆ）であ
り、チップは、１１（ａ）・１１（ｂ）・１１（ｃ）…
…に分離される。この分離された１つのチップ１１
（ａ）状態を示したものが図１（ｇ）である。
【０００９】第１の実施例においては、表面保護膜をた
とえばポリイミド膜とし、チップスクライブ工程におい
てダイヤモンドホイールでポリイミド膜を通して半導体
ウェハーを貼り合せ材までスクライブを行なっていた。
しかし、この方法においては、ポリイミド膜も同時にス
クライブしているのでダイヤモンドホイールの目詰まり
が起きやすいという問題点がある。そこで第２の実施例
の工程断面図を図２（ａ）〜（ｂ）に示すが、素子形成
面をレジストでコーティングし、ホトリソグラフィ処理
を行ないスクライブライン部のレジストを除去した後
に、スクライブ処理を行なうようにしたものである。図
２（ａ）において、７は基板、６は貼り合せ材、また素
子形成面２には、スクライブラインのパターン９があ
る。この素子形成面２にレジスト１２を１〜３μｍコー
ティングし、スクライブライン部９のレジストをホトリ
ソグラフィ技術でパターニングしたものである。この状
態でスクライブライン９を貼り合せ材６までスクライブ
処理したものが図２（ｂ）である。その後第１の実施例
と同様に貼り合せ材をエッチング除去することにより各
々のチップに分離することが出来る。
とえばポリイミド膜とし、チップスクライブ工程におい
てダイヤモンドホイールでポリイミド膜を通して半導体
ウェハーを貼り合せ材までスクライブを行なっていた。
しかし、この方法においては、ポリイミド膜も同時にス
クライブしているのでダイヤモンドホイールの目詰まり
が起きやすいという問題点がある。そこで第２の実施例
の工程断面図を図２（ａ）〜（ｂ）に示すが、素子形成
面をレジストでコーティングし、ホトリソグラフィ処理
を行ないスクライブライン部のレジストを除去した後
に、スクライブ処理を行なうようにしたものである。図
２（ａ）において、７は基板、６は貼り合せ材、また素
子形成面２には、スクライブラインのパターン９があ
る。この素子形成面２にレジスト１２を１〜３μｍコー
ティングし、スクライブライン部９のレジストをホトリ
ソグラフィ技術でパターニングしたものである。この状
態でスクライブライン９を貼り合せ材６までスクライブ
処理したものが図２（ｂ）である。その後第１の実施例
と同様に貼り合せ材をエッチング除去することにより各
々のチップに分離することが出来る。
【００１０】
【発明の効果】以上のように、この発明によれば、ウェ
ハー貼り合せ技術を用いて補強板を易エッチング材で貼
り合せ、スクライブ工程でこの貼り合せ材までスクライ
ブし、その後貼り合せ材をエッチング除去し、チップに
分離する方法としたので、半導体ウェハー裏面に破砕層
が残存していても、その破砕層は易エッチング材により
埋め込まれた状態で処理されるため、スクライブによる
チップの欠けが発生しなくなるとともに、スクライブに
よるチップ分離工程まで補強板をセットした状態で搬送
できるため、ウェハーの大型化にともなうウェハーの相
対的強度低下によるウェハーの割れを防止することがで
きる。
ハー貼り合せ技術を用いて補強板を易エッチング材で貼
り合せ、スクライブ工程でこの貼り合せ材までスクライ
ブし、その後貼り合せ材をエッチング除去し、チップに
分離する方法としたので、半導体ウェハー裏面に破砕層
が残存していても、その破砕層は易エッチング材により
埋め込まれた状態で処理されるため、スクライブによる
チップの欠けが発生しなくなるとともに、スクライブに
よるチップ分離工程まで補強板をセットした状態で搬送
できるため、ウェハーの大型化にともなうウェハーの相
対的強度低下によるウェハーの割れを防止することがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の工程断面図
【図２】本発明の第２の実施例の工程断面図
【図３】従来例の工程断面図
１ 半導体ウェハー ２ 素子作成面 ３ 裏面 ４ 補強板 ５ 補強面 ６ 貼り合せ材 ７ 基板 ８ 保護膜 ９ スクライブライン １０ スクライブ溝 １１ チップ １２ レジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/301
Claims (3)
- 【請求項１】 半導体素子形成工程の前に、半導体ウェ
ハーに易エッチング材を用いて補強板を貼り合せ、素子
形成工程後のスクライブ工程で、少くとも前記貼り合せ
部分までスクライブし、前記貼り合せ材をエッチング除
去することにより、チップ分離を行うことを特徴とする
半導体素子の製造方法。 - 【請求項２】 請求項１記載のスクライブ工程の前に、
素子形成面を耐エッチング材でコーティングすることを
特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項３】 請求項１記載のスクライブ工程の前に、
素子形成面をレジストでコーティングし、スクライブラ
イン部の該レジストを除去しておくことを特徴とする請
求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17378891A JP3212110B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17378891A JP3212110B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521597A JPH0521597A (ja) | 1993-01-29 |
| JP3212110B2 true JP3212110B2 (ja) | 2001-09-25 |
Family
ID=15967164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17378891A Expired - Fee Related JP3212110B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212110B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3447602B2 (ja) | 1999-02-05 | 2003-09-16 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100332967B1 (ko) * | 2000-05-10 | 2002-04-19 | 윤종용 | 디지털 마이크로-미러 디바이스 패키지의 제조 방법 |
| FR2817656B1 (fr) * | 2000-12-05 | 2003-09-26 | Gemplus Card Int | Isolation electrique de microcircuits regroupes avant collage unitaire |
| AUPR245701A0 (en) * | 2001-01-10 | 2001-02-01 | Silverbrook Research Pty Ltd | An apparatus (WSM10) |
| AUPR245101A0 (en) * | 2001-01-10 | 2001-02-01 | Silverbrook Research Pty Ltd | A method (WSM04) |
-
1991
- 1991-07-15 JP JP17378891A patent/JP3212110B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521597A (ja) | 1993-01-29 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010703 |
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