JPH05211694A - デジタル回線制御システム - Google Patents

Abstract

(57)【要約】 【目的】 デジタル電子交換機に収容されるデジタル回
線制御において回線上に発生する障害が呼処理接続制御
に与える影響を極力少なくするようにする。 【構成】 デジタル回線１が終端されるデジタルトラン
ク２には、ビットエラー検出回路２１を設けている。ま
た、デジタルトランク２を制御する回線制御装置９に
は、回線走査検出回路９１と、回線制御回路９２とを設
けている。デジタルトランク２の内部のビットエラー検
出回路２１で検出されるデジタル回線１上のビットエラ
ーは、回線制御装置９内の回線制御回路９２にて常に監
視されており、回線制御回路９２にて計算されたビット
エラー率に基づき、回線走査検出回路９１のライン信号
認知時間をダイナミックに変更させる。これにより、回
線１上に障害が発生しても、呼処理接続制御に与える影
響は著しく小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル電子交換機にお
けるデジタル回線制御システムに係わり、特にデジタル
回線のライン信号を走査検出する際の認知時間を変更で
きるようにしたデジタル回線制御システムに関する。

【０００２】

【従来の技術】従来、デジタル電子交換機は、デジタル
回線を終端するデジタルトランクと、これらトランクが
接続されるデジタル多重化装置と、デジタル多重化装置
からの信号を時分割でスイッチングする時分割スイッチ
と、時分割スイッチを制御する中央処理装置と、各デジ
タルトランクのライン信号を走査検出する回線制御装置
とを備えている。

【０００３】このようなデジタル電子交換機において、
回線制御装置は認知時間（ヒットタイミング）を固定し
てデジタル回線のライン信号を走査検出していた。

【０００４】

【発明が解決しようとする課題】上述した従来のデジタ
ル交換機によれば、間欠的な障害が発生しやすい回線に
おいてノイズとして発生したパルスの幅がライン信号の
認知時間以上となった場合に、回線制御装置は上述した
ノイズ信号を正常なライン信号として検出してしまい、
異常発呼、切断をひき起こすという欠点がある。

【０００５】本発明は、前述した欠点を解消し、デジタ
ル回線上に発生する障害が呼処理接続に与える影響を極
力少なくしたデジタル回線制御システムを提供すること
を目的とする。

【０００６】

【課題を解決するための手段】この目的を達成するため
に、本発明のデジタル回線制御システムは、デジタル回
線を収容する電子交換機において、デジタル回線を終端
し、かつ受信側デジタル回線上にて発生するビットエラ
ーを検出できるデジタルトランクと、デジタルトランク
に接続されデジタル回線を制御するとともに、ビットエ
ラー検出信号を基にビットエラー率を求め、ビットエラ
ー率によりライン信号の認知時間を変更できるようにし
た回線制御装置とを備えたものである。

【０００７】ここで、上述した回線制御装置は、デジタ
ル回線上のライン信号を走査検出する回線走査検出回路
と、デジタルトランクにて検出されるビットエラー数を
基にビットエラー率を算出する回線制御回路とで構成す
ればよい。

【０００８】また、デジタルトランクは、受信側デジタ
ル回線上にて発生するビットエラーを検出できるビット
エラー検出回路を設けることが好適である。

【０００９】本発明では、デジタル回線上のライン信号
の走査制御する際に、デジタル回線のビットエラー率を
基にライン信号の認知時間を変更する。これにより、回
線上に発生するライン信号のノイズ吸収制御が改善さ
れ、異常切断および誤接続等の呼処理障害を減少し、最
適化された呼処理遅延および最適化された回線制御装置
リソースにより、システムを安定して運用できる。

【００１０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１１】図１は、本発明のデジタル回線制御システ
ムが適用されたデジタル電子交換機の一実施例を示すブ
ロック図である。

【００１２】図１に示す実施例は、デジタル回線１を終
端するデジタルトランク２と、各デジタルトランク２を
接続するデジタル多重化装置３と、デジタル多重化装置
３の出力が接続されるドロッパ・インサータ４と、ドロ
ッパ・インサータ４をハイウエイ５を介して接続する時
分割スイッチ６と、時分割スイッチ６を駆動制御する中
央処理装置７と、ドロッパ・インサータ４に制御線８を
介して接続されるとともにデジタルトランク２に接続さ
れ、デジタル回線１を制御し、かつビットエラー検出信
号を基にビットエラー率を求め、ビットエラー率により
ライン信号の認知時間を変更できるようにした回線制御
装置９とから構成されている。

【００１３】また、デジタルトランク２には、受信側デ
ジタル回線上にて発生するビットエラーを検出するビッ
トエラー検出回路２１を設けてある。さらに、回線制御
装置９は、デジタル回線１上のライン信号を走査検出す
る回線走査検出回路９１と、デジタルトランク２のビッ
トエラー検出回路２１で検出されるビットエラー数を基
にビットエラー率を算出する回線制御回路９２とを備え
ている。

【００１４】このような実施例のデジタル回線制御シス
テムの動作を説明する。

【００１５】デジタル回線１の回線品質状態は、ビット
エラー検出回路２１にて検出される。このビットエラー
検出信号は、回線制御装置９の回線制御回路９２に入力
される。回線制御回路９２は、その入力されたビットエ
ラー検出信号からビットエラー率を求める。回線制御回
路９２は、ビットエラー率が大きくなってくると、回線
走査検出回路９１に対してライン信号の認知時間を長く
するように指示する。これにより、デジタル回線１上の
ライン信号のノイズに対する耐力が強化されることにな
る。

【００１６】ビットエラー率とライン信号の認知時間と
の対応は、回線制御回路９２のみの制御により決定され
るか、あるいは中央処理装置７からの指示による場合も
ある。中央処理装置７の指示による場合、中央処理装置
１の局データを図示しない制御台より変更することによ
り、より自由度のとれる回線制御が可能となる。

【００１７】

【発明の効果】以上説明したように本発明によれば、デ
ジタル回線のビットエラー率に応じてライン信号の認知
時間を変更できるため、回線上に発生するライン信号の
ノイズ吸収制御が改善され、異常切断および誤接続等の
呼処理障害を減少し、最適化された呼処理遅延および最
適化された回線制御装置リソースによりデジタル電子交
換機等を安定して運用できる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【符号の説明】

１ デジタル回線 ２ デジタルトランク ３ デジタル多重化装置 ４ ドロッパ・インサータ ５ ハイウエイ ６ 時分割スイッチ ７ 中央処理装置 ９ 回線制御装置 ２１ ビットエラー検出回路 ９１ 回線走査検出回路 ９２ 回線制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デジタル回線を収容する電子交換機にお
   いて、 前記デジタル回線を終端し、かつ受信側デジタル回線上
   にて発生するビットエラーを検出できるデジタルトラン
   クと、 上記デジタルトランクに接続されデジタル回線を制御す
   るとともに、前記デジタルトランクからのビットエラー
   検出信号を基にビットエラー率を求め、ビットエラー率
   によりライン信号の認知時間を変更できるようにした回
   線制御装置とを備えたことを特徴とするデジタル回線制
   御システム。
2. 【請求項２】 前記回線制御装置は、 デジタル回線上のライン信号を走査検出する回線走査検
   出回路と、 前記ビットエラー検出回路にて検出されるビットエラー
   数を基にビットエラー率を算出する回線制御回路とを備
   えたことを特徴とする請求項１記載のデジタル回線制御
   システム。
3. 【請求項３】 前記デジタルトランクは、 受信側デジタル回線上にて発生するビットエラーを検出
   できるビットエラー検出回路を有することを特徴とする
   請求項１記載のデジタル回線制御システム。