JPH05211318A - 薄膜メモリ素子 - Google Patents
薄膜メモリ素子Info
- Publication number
- JPH05211318A JPH05211318A JP4306197A JP30619792A JPH05211318A JP H05211318 A JPH05211318 A JP H05211318A JP 4306197 A JP4306197 A JP 4306197A JP 30619792 A JP30619792 A JP 30619792A JP H05211318 A JPH05211318 A JP H05211318A
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- JP
- Japan
- Prior art keywords
- transistor
- memory
- thin film
- electrode
- gate electrode
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Abstract
(57)【要約】
【目的】端子数を少なくして駆動を容易にするととも
に、メモリマトリックスの大容量化も可能にした薄膜メ
モリ素子を提供する。 【構成】メモリトランジスタＴ１のコントロールゲート
電極１１を選択トランジスタＴ２のドレイン電極２６に
接続することにより、メモリトランジスタＴ２のコント
ロールゲートの端子を選択トランジスタＴ２のドレイン
電極２６で兼ねて端子数を少なくし、かつ、メモリトラ
ンジスタＴ１と選択トランジスタＴ２とを薄膜トランジ
スタとすることにより、これらトランジスタＴ１，Ｔ２
を形成する基板１０の大きさの制約をなくして、メモリ
マトリックスの大容量化を可能とした。
に、メモリマトリックスの大容量化も可能にした薄膜メ
モリ素子を提供する。 【構成】メモリトランジスタＴ１のコントロールゲート
電極１１を選択トランジスタＴ２のドレイン電極２６に
接続することにより、メモリトランジスタＴ２のコント
ロールゲートの端子を選択トランジスタＴ２のドレイン
電極２６で兼ねて端子数を少なくし、かつ、メモリトラ
ンジスタＴ１と選択トランジスタＴ２とを薄膜トランジ
スタとすることにより、これらトランジスタＴ１，Ｔ２
を形成する基板１０の大きさの制約をなくして、メモリ
マトリックスの大容量化を可能とした。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書込み／消去可
能な薄膜メモリ素子に関するものである。
能な薄膜メモリ素子に関するものである。
【０００２】
【従来の技術】従来、電気的に書込み／消去可能なメモ
リ素子としては、Ｓi （シリコン）等の半導体基板にフ
ローティングゲート型のメモリトランジスタと選択トラ
ンジスタとを形成し、このメモリトランジスタと選択ト
ランジスタとを直列に接続したものが知られている。
リ素子としては、Ｓi （シリコン）等の半導体基板にフ
ローティングゲート型のメモリトランジスタと選択トラ
ンジスタとを形成し、このメモリトランジスタと選択ト
ランジスタとを直列に接続したものが知られている。
【０００３】図６は上記従来のメモリ素子の回路を示し
たもので、図中１はフローティングゲート型のメモリト
ランジスタ、２は選択トランジスタであり、このメモリ
トランジスタ１と選択トランジスタ２は、メモリトラン
ジスタ１のドレインＤと選択トランジスタ２のソースＳ
とを接続することによって直列に接続されている。ま
た、ＦＧはメモリトランジスタ１のフローティングゲー
ト、ＣＧはコントロールゲートであり、フローティング
ゲートＦＧはメモリトランジスタ１のドレインＤに近接
対向されて電荷注入部を形成している。
たもので、図中１はフローティングゲート型のメモリト
ランジスタ、２は選択トランジスタであり、このメモリ
トランジスタ１と選択トランジスタ２は、メモリトラン
ジスタ１のドレインＤと選択トランジスタ２のソースＳ
とを接続することによって直列に接続されている。ま
た、ＦＧはメモリトランジスタ１のフローティングゲー
ト、ＣＧはコントロールゲートであり、フローティング
ゲートＦＧはメモリトランジスタ１のドレインＤに近接
対向されて電荷注入部を形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のメモリ素子は、メモリトランジスタ１と選択トラン
ジスタ２とを直列に接続したものであるために、書込み
／消去および読出しを行なうのに、メモリトランジスタ
１のソースＳとコントロールゲートＣＧおよび選択トラ
ンジスタ２のドレインＤとゲートＧとの４つの端子の電
圧を制御しなければならず、そのために駆動が複雑であ
るという問題をもっていた。
来のメモリ素子は、メモリトランジスタ１と選択トラン
ジスタ２とを直列に接続したものであるために、書込み
／消去および読出しを行なうのに、メモリトランジスタ
１のソースＳとコントロールゲートＣＧおよび選択トラ
ンジスタ２のドレインＤとゲートＧとの４つの端子の電
圧を制御しなければならず、そのために駆動が複雑であ
るという問題をもっていた。
【０００５】また、従来のメモリ素子は、半導体基板に
メモリトランジスタ１と選択トランジスタ２とを形成し
たものであるために、多数のメモリ素子を配列してメモ
リマトリックスを構成する場合に、半導体基板の大きさ
に制約がある関係上、形成できるトランジスタ数が限ら
れ、したがってメモリマトリックスの大容量化が難しい
という問題ももっていた。
メモリトランジスタ１と選択トランジスタ２とを形成し
たものであるために、多数のメモリ素子を配列してメモ
リマトリックスを構成する場合に、半導体基板の大きさ
に制約がある関係上、形成できるトランジスタ数が限ら
れ、したがってメモリマトリックスの大容量化が難しい
という問題ももっていた。
【０００６】本発明は上記のような実情にかんがみてな
されたものであって、その目的とするところは、端子数
を少なくして駆動を容易にするとともに、メモリマトリ
ックスの大容量化も可能にした薄膜メモリ素子を提供す
ることにある。
されたものであって、その目的とするところは、端子数
を少なくして駆動を容易にするとともに、メモリマトリ
ックスの大容量化も可能にした薄膜メモリ素子を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明の薄膜メモリ素子
は、絶縁基板上に、コントロールゲート電極と第１の絶
縁膜とフローティングゲート電極と第２の絶縁膜とゲー
ト電極とゲート絶縁膜と半導体膜とソース電極およびド
レイン電極とを積層形成しかつ前記フローティングゲー
ト電極を前記ソース電極に近接対向させて電荷注入部を
形成したフローティングゲート型のメモリ用薄膜トラン
ジスタと、ゲート電極とゲート絶縁膜と半導体膜とソー
ス電極およびドレイン電極とを積層形成した選択用薄膜
トランジスタとを形成するとともに、前記メモリ用薄膜
トランジスタのドレイン電極と前記選択用薄膜トランジ
スタのソース電極とを接続し、かつ前記メモリ用薄膜ト
ランジスタのコントロールゲート電極を前記選択用薄膜
トランジスタのドレイン電極に接続したものである。
は、絶縁基板上に、コントロールゲート電極と第１の絶
縁膜とフローティングゲート電極と第２の絶縁膜とゲー
ト電極とゲート絶縁膜と半導体膜とソース電極およびド
レイン電極とを積層形成しかつ前記フローティングゲー
ト電極を前記ソース電極に近接対向させて電荷注入部を
形成したフローティングゲート型のメモリ用薄膜トラン
ジスタと、ゲート電極とゲート絶縁膜と半導体膜とソー
ス電極およびドレイン電極とを積層形成した選択用薄膜
トランジスタとを形成するとともに、前記メモリ用薄膜
トランジスタのドレイン電極と前記選択用薄膜トランジ
スタのソース電極とを接続し、かつ前記メモリ用薄膜ト
ランジスタのコントロールゲート電極を前記選択用薄膜
トランジスタのドレイン電極に接続したものである。
【０００８】
【作用】この薄膜メモリ素子によれば、メモリ用薄膜ト
ランジスタのコントロールゲート電極を選択用薄膜トラ
ンジスタのドレイン電極に接続しているために、メモリ
用薄膜トランジスタのコントロールゲートの端子を、選
択用薄膜トランジスタのドレイン電極で兼ねることがで
き、したがって、端子数は、メモリ用薄膜トランジスタ
のソース電極と、選択用薄膜トランジスタのドレイン電
極およびゲート電極との３つですむから、この３つの端
子電圧を制御するだけで、書込み／消去および読出し駆
動を容易に行なうことができる。
ランジスタのコントロールゲート電極を選択用薄膜トラ
ンジスタのドレイン電極に接続しているために、メモリ
用薄膜トランジスタのコントロールゲートの端子を、選
択用薄膜トランジスタのドレイン電極で兼ねることがで
き、したがって、端子数は、メモリ用薄膜トランジスタ
のソース電極と、選択用薄膜トランジスタのドレイン電
極およびゲート電極との３つですむから、この３つの端
子電圧を制御するだけで、書込み／消去および読出し駆
動を容易に行なうことができる。
【０００９】また、この薄膜メモリ素子は、絶縁基板上
にメモリ用と選択用の薄膜トランジスタを形成したもの
であるために、基板の大きさには制約はなく、したがっ
て、多数のメモリ素子を配列して構成されるメモリマト
リックスの大容量化も可能である。
にメモリ用と選択用の薄膜トランジスタを形成したもの
であるために、基板の大きさには制約はなく、したがっ
て、多数のメモリ素子を配列して構成されるメモリマト
リックスの大容量化も可能である。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００１１】図１は薄膜メモリ素子の断面を示してい
る。この薄膜メモリは、絶縁基板１０上に、フローティ
ングゲート型のメモリ用薄膜トランジスタ（以下メモリ
トランジスタという）Ｔ１と、選択用薄膜トランジスタ
（以下選択トランジスタという）Ｔ２を形成したもの
で、このメモリトランジスタＴ１と選択トランジスタＴ
２はそれぞれ逆スタガー構造のものとされている。
る。この薄膜メモリは、絶縁基板１０上に、フローティ
ングゲート型のメモリ用薄膜トランジスタ（以下メモリ
トランジスタという）Ｔ１と、選択用薄膜トランジスタ
（以下選択トランジスタという）Ｔ２を形成したもの
で、このメモリトランジスタＴ１と選択トランジスタＴ
２はそれぞれ逆スタガー構造のものとされている。
【００１２】上記メモリトランジスタＴ１は次のような
構成となっている。すなわち、図１において、１１は上
記基板１０面に形成されたコントロールゲート電極であ
り、このコントロールゲート電極１１は、メモリトラン
ジスタＴ１の形成領域から選択トランジスタＴ２の形成
領域にわたって設けられている。
構成となっている。すなわち、図１において、１１は上
記基板１０面に形成されたコントロールゲート電極であ
り、このコントロールゲート電極１１は、メモリトラン
ジスタＴ１の形成領域から選択トランジスタＴ２の形成
領域にわたって設けられている。
【００１３】このコントロールゲート電極１１の上に
は、Ｓi Ｎからなる第１の絶縁膜１２が基板全面にわた
って形成されている。この第１絶縁膜１２の上には、メ
モリトランジスタＴ１の形成領域に、コントロールゲー
ト電極１１と対向するフローティングゲート電極１３が
形成されており、その上には、Ｓi Ｎからなる第２の絶
縁膜１４が基板全面にわたって形成されている。
は、Ｓi Ｎからなる第１の絶縁膜１２が基板全面にわた
って形成されている。この第１絶縁膜１２の上には、メ
モリトランジスタＴ１の形成領域に、コントロールゲー
ト電極１１と対向するフローティングゲート電極１３が
形成されており、その上には、Ｓi Ｎからなる第２の絶
縁膜１４が基板全面にわたって形成されている。
【００１４】この第２絶縁膜１４の上には、ゲート電極
１５が上記フローティングゲート電極１３の一部に対向
させて形成されており、その上にはＳi Ｎからなるゲー
ト絶縁膜１６が基板全面にわたって形成されている。ま
た、ゲート絶縁膜１６の上には、前記ゲート電極１５に
対向させてｉ−ａ−Ｓi 半導体膜１７が形成されてお
り、その上には、ｎ+ −ａ−Ｓi 層１８を介してソース
電極１９およびドレイン電極２０が形成されている。ま
た、上記ソース電極１９は、ゲート絶縁膜１６上に導出
されており、このソース電極１９と前記フローティング
ゲート電極１３とは、ゲート絶縁膜１６にハーフエッチ
ングにより形成した薄膜部において近接対向されて電荷
注入部２１を形成している。
１５が上記フローティングゲート電極１３の一部に対向
させて形成されており、その上にはＳi Ｎからなるゲー
ト絶縁膜１６が基板全面にわたって形成されている。ま
た、ゲート絶縁膜１６の上には、前記ゲート電極１５に
対向させてｉ−ａ−Ｓi 半導体膜１７が形成されてお
り、その上には、ｎ+ −ａ−Ｓi 層１８を介してソース
電極１９およびドレイン電極２０が形成されている。ま
た、上記ソース電極１９は、ゲート絶縁膜１６上に導出
されており、このソース電極１９と前記フローティング
ゲート電極１３とは、ゲート絶縁膜１６にハーフエッチ
ングにより形成した薄膜部において近接対向されて電荷
注入部２１を形成している。
【００１５】一方、選択トランジスタＴ２は、上記第２
絶縁膜１４の上にゲート電極２２を形成し、その上にメ
モリトランジスタＴ１のゲート絶縁膜と一体のゲート絶
縁膜１６を形成するとともに、このゲート絶縁膜１６の
上にｉ−ａ−Ｓi 半導体膜２３を形成し、その上に、ｎ
+ −ａ−Ｓi 層２４を介してソース電極２５およびドレ
イン電極２６を形成した構成となっている。
絶縁膜１４の上にゲート電極２２を形成し、その上にメ
モリトランジスタＴ１のゲート絶縁膜と一体のゲート絶
縁膜１６を形成するとともに、このゲート絶縁膜１６の
上にｉ−ａ−Ｓi 半導体膜２３を形成し、その上に、ｎ
+ −ａ−Ｓi 層２４を介してソース電極２５およびドレ
イン電極２６を形成した構成となっている。
【００１６】そして、前記メモリトランジスタＴ１のド
レイン電極２０と選択トランジスタＴ２のソース電極２
５とは、この両電極２０，２５と一体の接続配線２７を
介して接続されており、またメモリトランジスタＴ１の
コントロールゲート電極１１は、その選択トランジスタ
Ｔ２側の端部に対応させて前記ゲート絶縁膜１６および
第１，第２絶縁膜１２，１４に形成したコンタクトホー
ル２８において、選択トランジスタＴ２のドレイン電極
２６に接続されている。なお、このコントロールゲート
電極１１と、選択トランジスタＴ２のゲート電極２２と
は、その間の第１と第２の二層の絶縁膜１２，１４によ
って絶縁されている。
レイン電極２０と選択トランジスタＴ２のソース電極２
５とは、この両電極２０，２５と一体の接続配線２７を
介して接続されており、またメモリトランジスタＴ１の
コントロールゲート電極１１は、その選択トランジスタ
Ｔ２側の端部に対応させて前記ゲート絶縁膜１６および
第１，第２絶縁膜１２，１４に形成したコンタクトホー
ル２８において、選択トランジスタＴ２のドレイン電極
２６に接続されている。なお、このコントロールゲート
電極１１と、選択トランジスタＴ２のゲート電極２２と
は、その間の第１と第２の二層の絶縁膜１２，１４によ
って絶縁されている。
【００１７】しかして、上記薄膜メモリ素子において
は、メモリトランジスタＴ１のコントロールゲート電極
１１を選択トランジスタＴ２のドレイン電極２６に接続
しているために、メモリトランジスタＴ１のコントロー
ルゲート１１の端子を、選択トランジスタＴ２のドレイ
ン電極２６で兼ねることができ、したがって、この薄膜
メモリ素子の端子数は、メモリトランジスタＴ１のソー
ス電極１９と、選択トランジスタＴ２のドレイン電極２
５およびゲート電極２２との３つですむ。
は、メモリトランジスタＴ１のコントロールゲート電極
１１を選択トランジスタＴ２のドレイン電極２６に接続
しているために、メモリトランジスタＴ１のコントロー
ルゲート１１の端子を、選択トランジスタＴ２のドレイ
ン電極２６で兼ねることができ、したがって、この薄膜
メモリ素子の端子数は、メモリトランジスタＴ１のソー
ス電極１９と、選択トランジスタＴ２のドレイン電極２
５およびゲート電極２２との３つですむ。
【００１８】図２は上記薄膜メモリ素子の回路を示した
もので、この薄膜メモリ素子は、メモリトランジスタＴ
１のソース電極１９と、選択トランジスタＴ２のドレイ
ン電極２６およびゲート電極２２との３つの端子電圧を
制御するだけで、書込み／消去および読出し駆動を容易
に行なうことができる。
もので、この薄膜メモリ素子は、メモリトランジスタＴ
１のソース電極１９と、選択トランジスタＴ２のドレイ
ン電極２６およびゲート電極２２との３つの端子電圧を
制御するだけで、書込み／消去および読出し駆動を容易
に行なうことができる。
【００１９】この薄膜メモリ素子の駆動方法を説明する
と、書込み時は、図３に示すように、メモリトランジス
タＴ１のソース電極１９を接地（GMD ）し、選択トラン
ジスタＴ２のドレイン電極２５に書込み電圧ＶWrite
（例えば＋24Ｖ）を印加して、選択トランジスタＴ２の
ゲート電極印加電圧ＶG （Write ）を、選択トランジス
タＴ２とメモリトランジスタＴ１との分圧比が10：１程
度以上になるように制御すればよく、これによりメモリ
トランジスタＴ１のＶthをコントロールして書込むこと
ができる。
と、書込み時は、図３に示すように、メモリトランジス
タＴ１のソース電極１９を接地（GMD ）し、選択トラン
ジスタＴ２のドレイン電極２５に書込み電圧ＶWrite
（例えば＋24Ｖ）を印加して、選択トランジスタＴ２の
ゲート電極印加電圧ＶG （Write ）を、選択トランジス
タＴ２とメモリトランジスタＴ１との分圧比が10：１程
度以上になるように制御すればよく、これによりメモリ
トランジスタＴ１のＶthをコントロールして書込むこと
ができる。
【００２０】また、消去時は、図４に示すように、選択
トランジスタＴ２のドレイン電極２５を接地（GND ）
し、メモリトランジスタＴ１のソース電極１９に消去電
圧ＶErase （例えば＋24Ｖ）を印加して、選択トランジ
スタＴ２のゲート電極印加電圧ＶG （Erase ）を、選択
トランジスタＴ２とメモリトランジスタＴ１との分圧比
が10：１程度以上になるように制御すればよい。
トランジスタＴ２のドレイン電極２５を接地（GND ）
し、メモリトランジスタＴ１のソース電極１９に消去電
圧ＶErase （例えば＋24Ｖ）を印加して、選択トランジ
スタＴ２のゲート電極印加電圧ＶG （Erase ）を、選択
トランジスタＴ２とメモリトランジスタＴ１との分圧比
が10：１程度以上になるように制御すればよい。
【００２１】なお、消去は、選択トランジスタＴ２とメ
モリトランジスタＴ１のディメンジョンを適当に（例え
ば、ＷM ／ＬM ／ＷS ／ＬS ≧10 ただし、ＷM ，ＬM
はメモリトランジスタのゲート幅とゲート長さ、ＷS ，
ＬS は選択トランジスタのゲート幅とゲート長さ）選ぶ
ことによっても行なうことができる。また、読出しは、
通常のＥＥＰＲＯＭで行なわれている方法で行なうこと
ができる。
モリトランジスタＴ１のディメンジョンを適当に（例え
ば、ＷM ／ＬM ／ＷS ／ＬS ≧10 ただし、ＷM ，ＬM
はメモリトランジスタのゲート幅とゲート長さ、ＷS ，
ＬS は選択トランジスタのゲート幅とゲート長さ）選ぶ
ことによっても行なうことができる。また、読出しは、
通常のＥＥＰＲＯＭで行なわれている方法で行なうこと
ができる。
【００２２】また、上記薄膜メモリ素子は、絶縁基板１
０上に薄膜トランジスタからなるメモリトランジスタＴ
１と選択トランジスタＴ２を形成したものであるため
に、基板１０の大きさには制約はなく、したがって、多
数のメモリ素子を配列して構成されるメモリマトリック
スの大容量化も可能である。
０上に薄膜トランジスタからなるメモリトランジスタＴ
１と選択トランジスタＴ２を形成したものであるため
に、基板１０の大きさには制約はなく、したがって、多
数のメモリ素子を配列して構成されるメモリマトリック
スの大容量化も可能である。
【００２３】また、この薄膜メモリ素子によってメモリ
マトリックスを構成する場合、上記薄膜メモリ素子の端
子数は３つであるから、従来の４端子メモリ素子でメモ
リマトリックスを構成する場合に比べて、縦横に走る電
極配線を少なくすることができ、したがってメモリマト
リックスの製造を容易にするとともに、製造上の歩留り
も向上させることができる。
マトリックスを構成する場合、上記薄膜メモリ素子の端
子数は３つであるから、従来の４端子メモリ素子でメモ
リマトリックスを構成する場合に比べて、縦横に走る電
極配線を少なくすることができ、したがってメモリマト
リックスの製造を容易にするとともに、製造上の歩留り
も向上させることができる。
【００２４】なお、上記実施例では、メモリトランジス
タＴ１と選択トランジスタＴ２とを逆スタガー構造の薄
膜トランジスタとしたが、このメモリトランジスタＴ１
と選択トランジスタＴ２は、逆スタガー構造に限らず、
例えばコプラナー構造の薄膜トランジスタとしてもよ
い。
タＴ１と選択トランジスタＴ２とを逆スタガー構造の薄
膜トランジスタとしたが、このメモリトランジスタＴ１
と選択トランジスタＴ２は、逆スタガー構造に限らず、
例えばコプラナー構造の薄膜トランジスタとしてもよ
い。
【００２５】図５は、メモリトランジスタＴ１と選択ト
ランジスタＴ２とをコプラナー構造の薄膜トランジスタ
とした実施例を示している。なお、この図５の薄膜メモ
リ素子は、メモリトランジスタＴ１と選択トランジスタ
Ｔ２がコプラナー構造の薄膜トランジスタであるが、そ
の基本構成は図１に示した薄膜メモリ素子と同じである
から、その構成の説明は、図１と対応するものに同符号
を付して省略する。
ランジスタＴ２とをコプラナー構造の薄膜トランジスタ
とした実施例を示している。なお、この図５の薄膜メモ
リ素子は、メモリトランジスタＴ１と選択トランジスタ
Ｔ２がコプラナー構造の薄膜トランジスタであるが、そ
の基本構成は図１に示した薄膜メモリ素子と同じである
から、その構成の説明は、図１と対応するものに同符号
を付して省略する。
【００２６】また、上記実施例では、メモリトランジス
タＴ１のフローティングゲート電極１３をソース電極１
９だけに近接対向させてソース領域に電荷注入部２１を
形成しているが、このフローティングゲート電極１３
は、ソース電極１９とドレイン電極２０との両方に近接
対向させて、ソース領域とドレイン領域とに電荷注入部
を形成してもよい。
タＴ１のフローティングゲート電極１３をソース電極１
９だけに近接対向させてソース領域に電荷注入部２１を
形成しているが、このフローティングゲート電極１３
は、ソース電極１９とドレイン電極２０との両方に近接
対向させて、ソース領域とドレイン領域とに電荷注入部
を形成してもよい。
【００２７】
【発明の効果】本発明の薄膜メモリ素子によれば、メモ
リ用薄膜トランジスタのコントロールゲート電極を選択
用薄膜トランジスタのドレイン電極に接続しているため
に、メモリ用薄膜トランジスタのコントロールゲートの
端子を、選択用薄膜トランジスタのドレイン電極で兼ね
ることができ、したがって、端子数は、メモリ用薄膜ト
ランジスタのソース電極と、選択用薄膜トランジスタの
ドレイン電極およびゲート電極との３つですむから、こ
の３つの端子電圧を制御するだけで、書込み／消去およ
び読出し駆動を容易に行なうことができる。
リ用薄膜トランジスタのコントロールゲート電極を選択
用薄膜トランジスタのドレイン電極に接続しているため
に、メモリ用薄膜トランジスタのコントロールゲートの
端子を、選択用薄膜トランジスタのドレイン電極で兼ね
ることができ、したがって、端子数は、メモリ用薄膜ト
ランジスタのソース電極と、選択用薄膜トランジスタの
ドレイン電極およびゲート電極との３つですむから、こ
の３つの端子電圧を制御するだけで、書込み／消去およ
び読出し駆動を容易に行なうことができる。
【００２８】また、この薄膜メモリ素子は、絶縁基板上
にメモリ用と選択用の薄膜トランジスタを形成したもの
であるために、基板の大きさには制約はなく、したがっ
て、多数のメモリ素子を配列して構成されるメモリマト
リックスの大容量化も可能である。
にメモリ用と選択用の薄膜トランジスタを形成したもの
であるために、基板の大きさには制約はなく、したがっ
て、多数のメモリ素子を配列して構成されるメモリマト
リックスの大容量化も可能である。
【図１】本発明の一実施例を示す薄膜メモリ素子の断面
図。
図。
【図２】図１に示した薄膜メモリ素子の回路図。
【図３】同じく書込み時のバイアス状態を示す図。
【図４】同じく消去時のバイアス状態を示す図。
【図５】本発明の他の実施例を示す薄膜メモリ素子の断
面図。
面図。
【図６】従来のメモリ素子の回路図。
１０…絶縁基板 Ｔ１…メモリトランジスタ １１…コントロールゲート電極 １２…第１絶縁膜 １３…フローティングゲート電極 １４…第２絶縁膜 １５…ゲート電極 １６…ゲート絶縁膜 １７…半導体膜 １９…ソース電極 ２０…ドレイン電極 ２１…電荷注入部 Ｔ２…選択トランジスタ ２２…ゲート電極 ２３…半導体膜 ２５…ソース電極 ２６…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (1)
- 【請求項１】電気的に書込み／消去可能なメモリ素子に
おいて、絶縁基板上に、コントロールゲート電極と第１
の絶縁膜とフローティングゲート電極と第２の絶縁膜と
ゲート電極とゲート絶縁膜と半導体膜とソース電極およ
びドレイン電極とを積層形成しかつ前記フローティング
ゲート電極を前記ソース電極に近接対向させて電荷注入
部を形成したフローティングゲート型のメモリ用薄膜ト
ランジスタと、ゲート電極とゲート絶縁膜と半導体膜と
ソース電極およびドレイン電極とを積層形成した選択用
薄膜トランジスタとを形成するとともに、前記メモリ用
薄膜トランジスタのドレイン電極と前記選択用薄膜トラ
ンジスタのソース電極とを接続し、かつ前記メモリ用薄
膜トランジスタのコントロールゲート電極を前記選択用
薄膜トランジスタのドレイン電極に接続したことを特徴
とする薄膜メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306197A JPH05211318A (ja) | 1992-10-20 | 1992-10-20 | 薄膜メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306197A JPH05211318A (ja) | 1992-10-20 | 1992-10-20 | 薄膜メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211318A true JPH05211318A (ja) | 1993-08-20 |
Family
ID=17954176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4306197A Pending JPH05211318A (ja) | 1992-10-20 | 1992-10-20 | 薄膜メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022004A (ja) * | 1997-08-29 | 2000-01-21 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
| JP2005223102A (ja) * | 2004-02-04 | 2005-08-18 | Nec Corp | 不揮発性記憶装置及びその製造方法 |
-
1992
- 1992-10-20 JP JP4306197A patent/JPH05211318A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022004A (ja) * | 1997-08-29 | 2000-01-21 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
| JP2005223102A (ja) * | 2004-02-04 | 2005-08-18 | Nec Corp | 不揮発性記憶装置及びその製造方法 |
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