JPH05206742A - 出力回路 - Google Patents
出力回路Info
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- JPH05206742A JPH05206742A JP4037021A JP3702192A JPH05206742A JP H05206742 A JPH05206742 A JP H05206742A JP 4037021 A JP4037021 A JP 4037021A JP 3702192 A JP3702192 A JP 3702192A JP H05206742 A JPH05206742 A JP H05206742A
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Abstract
(57)【要約】
【目的】本発明は出力回路において、従来に比して一段
と簡易かつ小型な構成により製造工程でのばらつきや温
度変動によつて出力段の定常電流が変動するおそれを有
効に回避する。 【構成】ＮＰＮ形トランジスタのエミツタフオロア出力
にプルダウン用のＰＮＰ形トランジスタのエミツタを接
続し、これらＮＰＮ形及びＰＮＰ形トランジスタのベー
ス間をＮＰＮ形トランジスタに並列に接続された第２の
ＮＰＮ形トランジスタ及びバイアス抵抗で接続し、ベー
ス・エミツタオン電圧が印加される負荷抵抗に流れる電
流の所定倍の電流をカレントミラー回路を介してバイア
ス抵抗に供給することにより、従来に比して一段と簡易
かつ小型な構成により、温度変動によらず出力段の定常
電流を安定にできる出力回路を容易に得ることができ
る。
と簡易かつ小型な構成により製造工程でのばらつきや温
度変動によつて出力段の定常電流が変動するおそれを有
効に回避する。 【構成】ＮＰＮ形トランジスタのエミツタフオロア出力
にプルダウン用のＰＮＰ形トランジスタのエミツタを接
続し、これらＮＰＮ形及びＰＮＰ形トランジスタのベー
ス間をＮＰＮ形トランジスタに並列に接続された第２の
ＮＰＮ形トランジスタ及びバイアス抵抗で接続し、ベー
ス・エミツタオン電圧が印加される負荷抵抗に流れる電
流の所定倍の電流をカレントミラー回路を介してバイア
ス抵抗に供給することにより、従来に比して一段と簡易
かつ小型な構成により、温度変動によらず出力段の定常
電流を安定にできる出力回路を容易に得ることができ
る。
Description
【０００１】
以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図４及び図５） 発明が解決しようとする課題（図５） 課題を解決するための手段（図１〜図３） 作用 実施例（図１〜図３） 発明の効果
【０００２】
【産業上の利用分野】本発明は出力回路に関し、特にプ
ツシユプル出力段を有する出力回路に適用して好適なも
のである。
ツシユプル出力段を有する出力回路に適用して好適なも
のである。
【０００３】
【従来の技術】従来、集積回路の出力段は、図５に示す
ように、マルチエミツタでなり、エミツタフオロア出力
用のＮＰＮ形トランジスタＱ１Ａとプルダウン用のＰＮ
Ｐ形トランジスタＱ２によるＢ級のコンプリメンタリプ
ツシユプル回路で構成され、そのバイアス回路にはダイ
オードＤが一般に用いられている。
ように、マルチエミツタでなり、エミツタフオロア出力
用のＮＰＮ形トランジスタＱ１Ａとプルダウン用のＰＮ
Ｐ形トランジスタＱ２によるＢ級のコンプリメンタリプ
ツシユプル回路で構成され、そのバイアス回路にはダイ
オードＤが一般に用いられている。
【０００４】ここで出力回路１のダイオードＤはトラン
ジスタＱ１Ａに対して並列接続されたＮＰＮ形トランジ
スタＱ１Ｂのエミツタ及びトランジスタＱ２のベース間
に接続され、トランジスタＱ１Ａ及びＱ１Ｂのエミツタ
電位がそれぞれ等しくなるようにバイアス電圧を与える
ようになされている。
ジスタＱ１Ａに対して並列接続されたＮＰＮ形トランジ
スタＱ１Ｂのエミツタ及びトランジスタＱ２のベース間
に接続され、トランジスタＱ１Ａ及びＱ１Ｂのエミツタ
電位がそれぞれ等しくなるようにバイアス電圧を与える
ようになされている。
【０００５】ところがトランジスタＱ１Ｂよりダイオー
ドＤを介して定電流源２に流れる定常電流ｉ1 と出力段
に流れる定常電流ｉ2 の比はダイオードＤの面積比で決
まるため、面積に制約がある場合には大きな比をとるこ
とができないという問題があつた。
ドＤを介して定電流源２に流れる定常電流ｉ1 と出力段
に流れる定常電流ｉ2 の比はダイオードＤの面積比で決
まるため、面積に制約がある場合には大きな比をとるこ
とができないという問題があつた。
【０００６】またプルダウン用のＰＮＰ形トランジスタ
Ｑ２をベース厚さ調整を用いた基板ＰＮＰトランジスタ
とした場合、このトランジスタＱ２とバランスの良いダ
イオードＤを寄生容量の効果が小さくなるように製造す
ることが難しいという問題があつた。
Ｑ２をベース厚さ調整を用いた基板ＰＮＰトランジスタ
とした場合、このトランジスタＱ２とバランスの良いダ
イオードＤを寄生容量の効果が小さくなるように製造す
ることが難しいという問題があつた。
【０００７】そこで図５に示すように、ダイオードＤに
代えて抵抗Ｒ１をＮＰＮ形トランジスタＱ１Ｂ及びＰＮ
Ｐ形トランジスタＱ２間に接続してバイアス電圧を供給
する出力回路３が提案されている。
代えて抵抗Ｒ１をＮＰＮ形トランジスタＱ１Ｂ及びＰＮ
Ｐ形トランジスタＱ２間に接続してバイアス電圧を供給
する出力回路３が提案されている。
【０００８】
【発明が解決しようとする課題】ところでこの出力回路
３の場合、製造工程におけるバラツキや温度変動に対し
て出力段の定常電流ｉ2 を一定に制御するため、出力段
４と同構成でなる回路５を出力段４に対して並列に設
け、定常電流ｉ2 をフイードバツク制御するようになさ
れている。
３の場合、製造工程におけるバラツキや温度変動に対し
て出力段の定常電流ｉ2 を一定に制御するため、出力段
４と同構成でなる回路５を出力段４に対して並列に設
け、定常電流ｉ2 をフイードバツク制御するようになさ
れている。
【０００９】すなわち出力回路３は、負荷抵抗Ｒ３を介
して立ち上げ用のＮＰＮ形トランジスタＱ１Ａに流れる
定常電流ｉ1 によつて生じるコレクタ電圧ＶC をコンパ
レータ６において所定基準電圧Ｖref と比較し、コレク
タ電圧ＶC が基準電圧Ｖref に一致するように出力電圧
ＶOUT を制御することにより、定常電流ｉ2 を一定に保
つようになされている。
して立ち上げ用のＮＰＮ形トランジスタＱ１Ａに流れる
定常電流ｉ1 によつて生じるコレクタ電圧ＶC をコンパ
レータ６において所定基準電圧Ｖref と比較し、コレク
タ電圧ＶC が基準電圧Ｖref に一致するように出力電圧
ＶOUT を制御することにより、定常電流ｉ2 を一定に保
つようになされている。
【００１０】ところが出力回路３の場合には、基準電圧
Ｖref を発生する発生回路や出力段４と同じ構成の回路
５が必要となるため回路規模が大きくなると共に、配線
が長くなる関係から発振が生じる問題があつた。
Ｖref を発生する発生回路や出力段４と同じ構成の回路
５が必要となるため回路規模が大きくなると共に、配線
が長くなる関係から発振が生じる問題があつた。
【００１１】本発明は以上の点を考慮してなされたもの
で、従来に比して一段と簡易かつ小型の構成により製造
工程でのばらつきや温度変動によつて出力段の定常電流
ｉ2 が変動するおそれを回避することができる。
で、従来に比して一段と簡易かつ小型の構成により製造
工程でのばらつきや温度変動によつて出力段の定常電流
ｉ2 が変動するおそれを回避することができる。
【００１２】
【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、第１のトランジスタＱ１Ａ及
び第２のトランジスタＱ２より構成されるプツシユプル
出力段４を有する出力回路３０において、第１のトラン
ジスタＱ１Ａに並列に接続されると共に、ベースで当該
第１のトランジスタＱ１Ａのベースに共通接続された第
３のトランジスタＱ１Ｂと、一端で第３のトランジスタ
Ｑ１Ｂのエミツタに接続されると共に、他端で第２のト
ランジスタＱ２のベースに接続されるバイアス抵抗Ｒ１
と、バイアス抵抗Ｒ１及び第２のトランジスタＱ２の接
続中点にコレクタで接続される第４のトランジスタＱ３
２と、バイアス抵抗Ｒ１とほぼ同一の抵抗値を有し、一
端で第４のトランジスタＱ３２のエミツタに接続される
と共に、他端に所定電圧Ｖが供給される負荷抵抗Ｒ３１
と、ベースで第４のトランジスタＱ３２のベースに共通
接続され、当該第４のトランジスタＱ３２とカレントミ
ラー回路を構成する第５のトランジスタＱ３１と、第５
のトランジスタＱ３１のエミツタにコレクタで接続され
ると共に、ベース及びエミツタに所定電圧Ｖが供給され
る第６のトランジスタＱ３３とを備え、負荷抵抗Ｒ３１
には、第６のトランジスタＱ３３のベース・エミツタオ
ン電圧ＶBEが印加され、バイアス抵抗Ｒ３１には、当該
ベース・エミツタオン電圧ＶBEによつて負荷抵抗Ｒ３１
に流れる電流がバイアス電流ｉ3 として供給されるよう
にする。
め第１の発明においては、第１のトランジスタＱ１Ａ及
び第２のトランジスタＱ２より構成されるプツシユプル
出力段４を有する出力回路３０において、第１のトラン
ジスタＱ１Ａに並列に接続されると共に、ベースで当該
第１のトランジスタＱ１Ａのベースに共通接続された第
３のトランジスタＱ１Ｂと、一端で第３のトランジスタ
Ｑ１Ｂのエミツタに接続されると共に、他端で第２のト
ランジスタＱ２のベースに接続されるバイアス抵抗Ｒ１
と、バイアス抵抗Ｒ１及び第２のトランジスタＱ２の接
続中点にコレクタで接続される第４のトランジスタＱ３
２と、バイアス抵抗Ｒ１とほぼ同一の抵抗値を有し、一
端で第４のトランジスタＱ３２のエミツタに接続される
と共に、他端に所定電圧Ｖが供給される負荷抵抗Ｒ３１
と、ベースで第４のトランジスタＱ３２のベースに共通
接続され、当該第４のトランジスタＱ３２とカレントミ
ラー回路を構成する第５のトランジスタＱ３１と、第５
のトランジスタＱ３１のエミツタにコレクタで接続され
ると共に、ベース及びエミツタに所定電圧Ｖが供給され
る第６のトランジスタＱ３３とを備え、負荷抵抗Ｒ３１
には、第６のトランジスタＱ３３のベース・エミツタオ
ン電圧ＶBEが印加され、バイアス抵抗Ｒ３１には、当該
ベース・エミツタオン電圧ＶBEによつて負荷抵抗Ｒ３１
に流れる電流がバイアス電流ｉ3 として供給されるよう
にする。
【００１３】また第２の発明においては、第１のトラン
ジスタＱ１Ａ及び第２のトランジスタＱ１Ｂより構成さ
れるプツシユプル出力段４を有する出力回路１０におい
て、第１のトランジスタＱ１Ａに並列接続されると共
に、ベースで当該第１のトランジスタＱ１Ａのベースに
共通接続された第３のトランジスタＱ１Ｂと、一端で第
３のトランジスタＱ１Ｂのエミツタに接続されると共
に、他端で第２のトランジスタＱ２のベースに接続され
るバイアス抵抗Ｒ１と、バイアス抵抗Ｒ１及び第２のト
ランジスタＱ２のエミツタとの接続中点にコレクタで接
続される第４のトランジスタＱ１７と、一端で第４のト
ランジスタＱ１７のエミツタに接続されると共に、他端
に所定電圧Ｖが供給される第１の負荷抵抗Ｒ１３と、ベ
ースで第４のトランジスタＱ１７のベースに共通接続さ
れ、当該第４のトランジスタＱ１７と第１のカレントミ
ラー回路１３を構成する第５のトランジスタＱ１６と、
当該第５のトランジスタＱ１６のエミツタに一端で接続
され、他端に所定電圧Ｖが供給される第２の負荷抵抗Ｒ
１２と、コレクタで第５のトランジスタＱ１６のコレク
タに接続される第６のトランジスタＱ１５と、ベースで
第６のトランジスタＱ１５のベースに共通接続され、当
該第６のトランジスタＱ１５と第２のカレントミラー回
路１２を構成する第７のトランジスタＱ１４と、コレク
タで第７のトランジスタＱ１４のコレクタに接続される
第８のトランジスタＱ１２と、当該第８のトランジスタ
Ｑ１２のエミツタに一端で接続され、他端に所定電圧Ｖ
が供給されると共に、バイアス抵抗Ｒ１の抵抗値に対し
て第１及び第２のカレントミラー回路１３及び１２の電
流比ｍ及びｎ倍の抵抗値（ｍ・ｎ・Ｒ1 ）を有する第３
の負荷抵抗Ｒ１１と、ベースで第８のトランジスタＱ１
２のベースに共通接続され、当該第８のトランジスタＱ
１２と第３のカレントミラー回路１３を構成する第９の
トランジスタＱ１１と、第９のトランジスタＱ１１のエ
ミツタにコレクタで接続されると共に、ベース及びエミ
ツタに所定電圧Ｖが供給される第１０のトランジスタＱ
１３とを備え、第３の負荷抵抗Ｒ１１には、第１０のト
ランジスタＱ１３のベース・エミツタオン電圧が印加さ
れ、バイアス抵抗Ｒ１には、当該ベース・エミツタオン
電圧ＶBEによつて第３の負荷抵抗Ｒ１１に流れる電流の
所定倍の電流がバイアス電流ｉ3 として供給されるよう
にする。
ジスタＱ１Ａ及び第２のトランジスタＱ１Ｂより構成さ
れるプツシユプル出力段４を有する出力回路１０におい
て、第１のトランジスタＱ１Ａに並列接続されると共
に、ベースで当該第１のトランジスタＱ１Ａのベースに
共通接続された第３のトランジスタＱ１Ｂと、一端で第
３のトランジスタＱ１Ｂのエミツタに接続されると共
に、他端で第２のトランジスタＱ２のベースに接続され
るバイアス抵抗Ｒ１と、バイアス抵抗Ｒ１及び第２のト
ランジスタＱ２のエミツタとの接続中点にコレクタで接
続される第４のトランジスタＱ１７と、一端で第４のト
ランジスタＱ１７のエミツタに接続されると共に、他端
に所定電圧Ｖが供給される第１の負荷抵抗Ｒ１３と、ベ
ースで第４のトランジスタＱ１７のベースに共通接続さ
れ、当該第４のトランジスタＱ１７と第１のカレントミ
ラー回路１３を構成する第５のトランジスタＱ１６と、
当該第５のトランジスタＱ１６のエミツタに一端で接続
され、他端に所定電圧Ｖが供給される第２の負荷抵抗Ｒ
１２と、コレクタで第５のトランジスタＱ１６のコレク
タに接続される第６のトランジスタＱ１５と、ベースで
第６のトランジスタＱ１５のベースに共通接続され、当
該第６のトランジスタＱ１５と第２のカレントミラー回
路１２を構成する第７のトランジスタＱ１４と、コレク
タで第７のトランジスタＱ１４のコレクタに接続される
第８のトランジスタＱ１２と、当該第８のトランジスタ
Ｑ１２のエミツタに一端で接続され、他端に所定電圧Ｖ
が供給されると共に、バイアス抵抗Ｒ１の抵抗値に対し
て第１及び第２のカレントミラー回路１３及び１２の電
流比ｍ及びｎ倍の抵抗値（ｍ・ｎ・Ｒ1 ）を有する第３
の負荷抵抗Ｒ１１と、ベースで第８のトランジスタＱ１
２のベースに共通接続され、当該第８のトランジスタＱ
１２と第３のカレントミラー回路１３を構成する第９の
トランジスタＱ１１と、第９のトランジスタＱ１１のエ
ミツタにコレクタで接続されると共に、ベース及びエミ
ツタに所定電圧Ｖが供給される第１０のトランジスタＱ
１３とを備え、第３の負荷抵抗Ｒ１１には、第１０のト
ランジスタＱ１３のベース・エミツタオン電圧が印加さ
れ、バイアス抵抗Ｒ１には、当該ベース・エミツタオン
電圧ＶBEによつて第３の負荷抵抗Ｒ１１に流れる電流の
所定倍の電流がバイアス電流ｉ3 として供給されるよう
にする。
【００１４】さらに第３の発明においては、第１のトラ
ンジスタＱ１Ａ及び第２のトランジスタＱ２より構成さ
れるプツシユプル出力段４を有する出力回路２０におい
て、第１のトランジスタＱ１Ａに並列接続されると共
に、ベースで当該第１のトランジスタのベースに共通接
続された第３のトランジスタＱ１Ｂと、一端で第３のト
ランジスタＱ１Ｂのエミツタに接続されると共に、他端
で第２のトランジスタＱ２のベースに接続されるバイア
ス抵抗Ｒ１と、バイアス抵抗Ｒ１及び第２のトランジス
タＱ２のエミツタとの接続中点にコレクタで接続される
第４のトランジスタＱ１７と、一端で第４のトランジス
タＱ１７のエミツタに接続されると共に、他端に所定電
圧Ｖが供給される第１の負荷抵抗Ｒ１３と、ベースで第
４のトランジスタＱ１７のベースに共通接続され、当該
第４のトランジスタＱ１７と第１のカレントミラー回路
１３を構成する第５のトランジスタＱ１６と、当該第５
のトランジスタＱ１６のエミツタに一端で接続され、他
端に所定電圧Ｖが供給される第２の負荷抵抗Ｒ１２と、
コレクタで第５のトランジスタＱ１６のコレクタに接続
される第６のトランジスタＱ１５と、ベースで第６のト
ランジスタＱ１５のベースに共通接続され、当該第６の
トランジスタＱ１５と第２のカレントミラー回路１２を
構成する第７のトランジスタＱ１４と、コレクタで第７
のトランジスタＱ１４のコレクタに接続される第８のト
ランジスタＱ１２と、当該第８のトランジスタＱ１２の
エミツタに一端で接続され、バイアス抵抗Ｒ１の抵抗値
に対して第１及び第２のカレントミラー回路１３及び１
２の電流比ｍ及びｎ倍の抵抗値を有する第３の負荷抵抗
Ｒ１１と、ベースで第８のトランジスタＱ１２のベース
に共通接続され、当該第８のトランジスタＱ１２と第３
のカレントミラー回路１１を構成する第９のトランジス
タＱ１１と、第９のトランジスタＱ１１のエミツタにコ
レクタで接続され、エミツタに所定電圧Ｖが供給される
と共に、第３の負荷抵抗Ｒ１１の他端が接続されるベー
スに所定バイアス電圧ＶREF が供給される第１０のトラ
ンジスタＱ１３とを備え、第３の負荷抵抗Ｒ１１には、
第１０のトランジスタＱ１３のベース・エミツタオン電
圧ＶBEが印加され、バイアス抵抗Ｒ１には、当該ベース
・エミツタオン電圧ＶBEによつて第３の負荷抵抗Ｒ１１
に流れる電流の所定倍の電流がバイアス電流ｉ13として
供給されるようにする。
ンジスタＱ１Ａ及び第２のトランジスタＱ２より構成さ
れるプツシユプル出力段４を有する出力回路２０におい
て、第１のトランジスタＱ１Ａに並列接続されると共
に、ベースで当該第１のトランジスタのベースに共通接
続された第３のトランジスタＱ１Ｂと、一端で第３のト
ランジスタＱ１Ｂのエミツタに接続されると共に、他端
で第２のトランジスタＱ２のベースに接続されるバイア
ス抵抗Ｒ１と、バイアス抵抗Ｒ１及び第２のトランジス
タＱ２のエミツタとの接続中点にコレクタで接続される
第４のトランジスタＱ１７と、一端で第４のトランジス
タＱ１７のエミツタに接続されると共に、他端に所定電
圧Ｖが供給される第１の負荷抵抗Ｒ１３と、ベースで第
４のトランジスタＱ１７のベースに共通接続され、当該
第４のトランジスタＱ１７と第１のカレントミラー回路
１３を構成する第５のトランジスタＱ１６と、当該第５
のトランジスタＱ１６のエミツタに一端で接続され、他
端に所定電圧Ｖが供給される第２の負荷抵抗Ｒ１２と、
コレクタで第５のトランジスタＱ１６のコレクタに接続
される第６のトランジスタＱ１５と、ベースで第６のト
ランジスタＱ１５のベースに共通接続され、当該第６の
トランジスタＱ１５と第２のカレントミラー回路１２を
構成する第７のトランジスタＱ１４と、コレクタで第７
のトランジスタＱ１４のコレクタに接続される第８のト
ランジスタＱ１２と、当該第８のトランジスタＱ１２の
エミツタに一端で接続され、バイアス抵抗Ｒ１の抵抗値
に対して第１及び第２のカレントミラー回路１３及び１
２の電流比ｍ及びｎ倍の抵抗値を有する第３の負荷抵抗
Ｒ１１と、ベースで第８のトランジスタＱ１２のベース
に共通接続され、当該第８のトランジスタＱ１２と第３
のカレントミラー回路１１を構成する第９のトランジス
タＱ１１と、第９のトランジスタＱ１１のエミツタにコ
レクタで接続され、エミツタに所定電圧Ｖが供給される
と共に、第３の負荷抵抗Ｒ１１の他端が接続されるベー
スに所定バイアス電圧ＶREF が供給される第１０のトラ
ンジスタＱ１３とを備え、第３の負荷抵抗Ｒ１１には、
第１０のトランジスタＱ１３のベース・エミツタオン電
圧ＶBEが印加され、バイアス抵抗Ｒ１には、当該ベース
・エミツタオン電圧ＶBEによつて第３の負荷抵抗Ｒ１１
に流れる電流の所定倍の電流がバイアス電流ｉ13として
供給されるようにする。
【００１５】
【作用】第１の発明においては、負荷抵抗Ｒ３１に第６
のトランジスタＱ３３のベース・エミツタオン電圧ＶBE
を印加し、当該ベース・エミツタオン電圧ＶBEによつて
バイアス抵抗Ｒ３１に流れる電流をバイアス抵抗Ｒ１に
流れるバイアス電流ｉ13として供給することにより、従
来に比して一段と簡易かつ小型な回路構成により、温度
変動によらず出力段４の定常電流ｉ14が安定な出力回路
を得ることができる。
のトランジスタＱ３３のベース・エミツタオン電圧ＶBE
を印加し、当該ベース・エミツタオン電圧ＶBEによつて
バイアス抵抗Ｒ３１に流れる電流をバイアス抵抗Ｒ１に
流れるバイアス電流ｉ13として供給することにより、従
来に比して一段と簡易かつ小型な回路構成により、温度
変動によらず出力段４の定常電流ｉ14が安定な出力回路
を得ることができる。
【００１６】また第２及び第３の発明においては、第３
の負荷抵抗Ｒ１１に第１０のトランジスタＱ１３のベー
ス・エミツタオン電圧ＶBEを印加し、第１、第２及び第
３のカレントミラー回路１３、１２及び１１を順次介し
て当該ベース・エミツタオン電圧ＶBEによつて第３の負
荷抵抗Ｒ１１に流れる電流を所定倍した電流をバイアス
電流ｉ13としてバイアス抵抗Ｒ１に供給することによ
り、従来に比して一段と簡易かつ小型な構成により、温
度変動によらず出力段４の定常電流ｉ14が安定な出力回
路を得ることができる。
の負荷抵抗Ｒ１１に第１０のトランジスタＱ１３のベー
ス・エミツタオン電圧ＶBEを印加し、第１、第２及び第
３のカレントミラー回路１３、１２及び１１を順次介し
て当該ベース・エミツタオン電圧ＶBEによつて第３の負
荷抵抗Ｒ１１に流れる電流を所定倍した電流をバイアス
電流ｉ13としてバイアス抵抗Ｒ１に供給することによ
り、従来に比して一段と簡易かつ小型な構成により、温
度変動によらず出力段４の定常電流ｉ14が安定な出力回
路を得ることができる。
【００１７】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１８】図４との対応部分に同一符号を付して示す
図１において、１０は全体として出力回路を示し、出力
段４を構成するＰＮＰ形トランジスタＱ２に３段のカレ
ントミラー回路１１、１２、１３が接続されるようにな
されている。ここで１段目のカレントミラー回路１１は
一対のＮＰＮ形トランジスタＱ１１及びＱ１２で構成さ
れ、トランジスタＱ１１にはコレクタ側に接続された定
電流源１４より定電流ｉ0 が供給されるようになされて
いる。
図１において、１０は全体として出力回路を示し、出力
段４を構成するＰＮＰ形トランジスタＱ２に３段のカレ
ントミラー回路１１、１２、１３が接続されるようにな
されている。ここで１段目のカレントミラー回路１１は
一対のＮＰＮ形トランジスタＱ１１及びＱ１２で構成さ
れ、トランジスタＱ１１にはコレクタ側に接続された定
電流源１４より定電流ｉ0 が供給されるようになされて
いる。
【００１９】またトランジスタＱ１１のエミツタ側に
は、出力段４を構成するＰＮＰ形トランジスタＱ２と同
形または相似のＰＮＰ形トランジスタＱ１３が接続され
るようになされている。ここでトランジスタＱ１３のベ
ース及びエミツタはそれぞれ接地されており、当該トラ
ンジスタＱ１３のコレクタ−エミツタ間に発生する電圧
と同じ電圧Ｖ1 がトランジスタＱ１２のエミツタに接続
された負荷抵抗Ｒ１１に印加されるようになされてい
る。
は、出力段４を構成するＰＮＰ形トランジスタＱ２と同
形または相似のＰＮＰ形トランジスタＱ１３が接続され
るようになされている。ここでトランジスタＱ１３のベ
ース及びエミツタはそれぞれ接地されており、当該トラ
ンジスタＱ１３のコレクタ−エミツタ間に発生する電圧
と同じ電圧Ｖ1 がトランジスタＱ１２のエミツタに接続
された負荷抵抗Ｒ１１に印加されるようになされてい
る。
【００２０】これによりトランジスタＱ１２には、次式
【数１】 で示す電流ｉ11が流れるようになされている。
【００２１】またトランジスタＱ１２のコレクタには、
一対のＰＮＰ形トランジスタＱ１４及びＱ１５で構成さ
れる２段目のカレントミラー回路１２が接続され、トラ
ンジスタＱ１５にはトランジスタＱ１４に流れる電流ｉ
11に対してｎ倍の電流ｉ12（＝ｎ・ｉ11）が流れるよう
になされている。
一対のＰＮＰ形トランジスタＱ１４及びＱ１５で構成さ
れる２段目のカレントミラー回路１２が接続され、トラ
ンジスタＱ１５にはトランジスタＱ１４に流れる電流ｉ
11に対してｎ倍の電流ｉ12（＝ｎ・ｉ11）が流れるよう
になされている。
【００２２】さらにトランジスタＱ１５のコレクタに
は、一対のＮＰＮ形トランジスタＱ１６及びＱ１７で構
成される３段目のカレントミラー回路１３が接続され、
トランジスタＱ１６のエミツタには抵抗Ｒ１２が接続さ
れている。これによりトランジスタＱ１７にはトランジ
スタＱ１６に流れる電流ｉ12に対してｍ倍の電流ｉ
13（＝ｍ・ｉ12）が流れるようになされている。
は、一対のＮＰＮ形トランジスタＱ１６及びＱ１７で構
成される３段目のカレントミラー回路１３が接続され、
トランジスタＱ１６のエミツタには抵抗Ｒ１２が接続さ
れている。これによりトランジスタＱ１７にはトランジ
スタＱ１６に流れる電流ｉ12に対してｍ倍の電流ｉ
13（＝ｍ・ｉ12）が流れるようになされている。
【００２３】ここで１段目のカレントミラー回路１１を
構成するトランジスタＱ１２のエミツタに接続された負
荷抵抗Ｒ１１の抵抗値は、第２及び第３段目のカレント
ミラー回路１２及び１３の電流比ｎ及びｍとバイアス抵
抗Ｒ１の抵抗値を用いて、次式
構成するトランジスタＱ１２のエミツタに接続された負
荷抵抗Ｒ１１の抵抗値は、第２及び第３段目のカレント
ミラー回路１２及び１３の電流比ｎ及びｍとバイアス抵
抗Ｒ１の抵抗値を用いて、次式
【数２】 の関係を有するように設定されている。
【００２４】以上の構成において、第１段目のカレント
ミラー回路１１の負荷抵抗Ｒ１１の抵抗値をバイアス抵
抗Ｒ１に対して（２）式を満足するように設定し、定電
流源１４に定電流ｉ0 を流すと、出力段４のバイアス抵
抗Ｒ１には電流ｉ3 が流れる。
ミラー回路１１の負荷抵抗Ｒ１１の抵抗値をバイアス抵
抗Ｒ１に対して（２）式を満足するように設定し、定電
流源１４に定電流ｉ0 を流すと、出力段４のバイアス抵
抗Ｒ１には電流ｉ3 が流れる。
【００２５】ここでバイアス抵抗Ｒ１の両端に生じるバ
イアス電圧Ｖは、次式
イアス電圧Ｖは、次式
【数３】 に示すように、第１段目のカレントミラー回路１１の負
荷抵抗Ｒ１１の両端に生じる電圧Ｖ1 に一致する。
荷抵抗Ｒ１１の両端に生じる電圧Ｖ1 に一致する。
【００２６】このとき出力段４を構成するトランジスタ
Ｑ１の両エミツタ電位は一致するため、ＰＮＰ形トラン
ジスタＱ２のベース−エミツタ間にはトランジスタＱ１
３のベース−エミツタ間のベース、エミツタオン電圧と
同じ電圧が印加され、トランジスタＱ２にはトランジス
タＱ１３に流れる電流ｉ0 と同じ又は相似の定常電流ｉ
14が流れる。
Ｑ１の両エミツタ電位は一致するため、ＰＮＰ形トラン
ジスタＱ２のベース−エミツタ間にはトランジスタＱ１
３のベース−エミツタ間のベース、エミツタオン電圧と
同じ電圧が印加され、トランジスタＱ２にはトランジス
タＱ１３に流れる電流ｉ0 と同じ又は相似の定常電流ｉ
14が流れる。
【００２７】このようにトランジスタＱ２及びＱ１３、
Ｑ１１及びＱ１２、Ｑ１４及びＱ１５、Ｑ１６及びＱ１
７、Ｑ１Ａ及びＱ１Ｂの特性がほぼ等しくなるように設
定すれば、出力段定常電流ｉ14を集積回路の動作温度や
デバイス特性の絶対値によらずトランジスタＱ１３に流
れる定電流ｉ0 に一致させることができる。
Ｑ１１及びＱ１２、Ｑ１４及びＱ１５、Ｑ１６及びＱ１
７、Ｑ１Ａ及びＱ１Ｂの特性がほぼ等しくなるように設
定すれば、出力段定常電流ｉ14を集積回路の動作温度や
デバイス特性の絶対値によらずトランジスタＱ１３に流
れる定電流ｉ0 に一致させることができる。
【００２８】以上の構成によれば、プツシユプル出力回
路を構成するＮＰＮ形トランジスタＱ１ＡとＰＮＰ形ト
ランジスタＱ２のベース間のバイアス電圧をＮＰＮ形ト
ランジスタＱ１Ｂのベース−エミツタ接続によるダイオ
ードとバイアス抵抗Ｒ１により与える出力回路１０にお
いて、当該バイアス抵抗Ｒ１に流れる定常電流ｉ13を第
１、第２及び第３段目のカレントミラー回路１１、１２
及び１３により設定することにより、出力段に流れる定
常電流ｉ14を製造工程でのばらつきや温度変化によらず
ほぼ一定にすることができる。
路を構成するＮＰＮ形トランジスタＱ１ＡとＰＮＰ形ト
ランジスタＱ２のベース間のバイアス電圧をＮＰＮ形ト
ランジスタＱ１Ｂのベース−エミツタ接続によるダイオ
ードとバイアス抵抗Ｒ１により与える出力回路１０にお
いて、当該バイアス抵抗Ｒ１に流れる定常電流ｉ13を第
１、第２及び第３段目のカレントミラー回路１１、１２
及び１３により設定することにより、出力段に流れる定
常電流ｉ14を製造工程でのばらつきや温度変化によらず
ほぼ一定にすることができる。
【００２９】また以上の構成によれば、従来に比して回
路構成を一段と小型にできると共に消費電力を小さくす
ることができる。
路構成を一段と小型にできると共に消費電力を小さくす
ることができる。
【００３０】なお上述の実施例においては、図１に示す
構成により出力段の定常電流ｉ14を一定に制御する場合
について述べたが、本発明はこれに限らず、図１との対
応部分に同一符号を付して示す図２に示すように構成し
ても良い。
構成により出力段の定常電流ｉ14を一定に制御する場合
について述べたが、本発明はこれに限らず、図１との対
応部分に同一符号を付して示す図２に示すように構成し
ても良い。
【００３１】ここで出力回路２０は、第１段目のカレン
トミラー回路１１を構成するトランジスタＱ１２のエミ
ツタに接続された抵抗Ｒ１１の他端をトランジスタＱ１
３のベースに共通接続し、所定バイアスを与えることを
除いて同様の構成を有している。
トミラー回路１１を構成するトランジスタＱ１２のエミ
ツタに接続された抵抗Ｒ１１の他端をトランジスタＱ１
３のベースに共通接続し、所定バイアスを与えることを
除いて同様の構成を有している。
【００３２】因みにトランジスタＱ１３のベースに供給
されるベース電圧は、ベースに基準電圧ＶREF が供給さ
れるトランジスタＱ２１より流れる電流によつてエミツ
タ抵抗Ｒ２１の両端に生じるバイアス電圧によつて与え
られる。
されるベース電圧は、ベースに基準電圧ＶREF が供給さ
れるトランジスタＱ２１より流れる電流によつてエミツ
タ抵抗Ｒ２１の両端に生じるバイアス電圧によつて与え
られる。
【００３３】このときトランジスタＱ１３のコレクタ−
エミツタ間電圧ＶCEは、バイアス電圧によつて出力回路
１０におけるコレクタ−エミツタ間電圧ＶCEに比して大
きくでき、トランジスタＱ２のコレクタ−エミツタ間電
圧ＶCEに一段と近づけることができる。これによりトラ
ンジスタＱ２及びＱ１３のアーリー効果が大きい場合に
もトランジスタＱ２及びＱ１３にほぼ等しい電流ｉ0 及
びｉ14を流すことができ、製造工程でのばらつきや温度
特性によらず定常電流ｉ14を安定にすることができる。
エミツタ間電圧ＶCEは、バイアス電圧によつて出力回路
１０におけるコレクタ−エミツタ間電圧ＶCEに比して大
きくでき、トランジスタＱ２のコレクタ−エミツタ間電
圧ＶCEに一段と近づけることができる。これによりトラ
ンジスタＱ２及びＱ１３のアーリー効果が大きい場合に
もトランジスタＱ２及びＱ１３にほぼ等しい電流ｉ0 及
びｉ14を流すことができ、製造工程でのばらつきや温度
特性によらず定常電流ｉ14を安定にすることができる。
【００３４】また上述の実施例においては、出力段４を
構成するプツシユプル回路のバイアス抵抗Ｒ１に３段の
カレントミラー回路１１、１２及び１３を介して流れる
バイアス電流を供給する場合について述べたが、本発明
はこれに限らず、図３に示すように、１段目のカレント
ミラー回路３１に流れる電流をそのままバイアス抵抗Ｒ
１に流すようにしても良い。
構成するプツシユプル回路のバイアス抵抗Ｒ１に３段の
カレントミラー回路１１、１２及び１３を介して流れる
バイアス電流を供給する場合について述べたが、本発明
はこれに限らず、図３に示すように、１段目のカレント
ミラー回路３１に流れる電流をそのままバイアス抵抗Ｒ
１に流すようにしても良い。
【００３５】ここでカレントミラー回路を構成する一対
のＮＰＮ形トランジスタＱ３１及びＱ３２のエミツタに
接続される負荷抵抗Ｒ３１の抵抗値は、バイアス抵抗Ｒ
１の抵抗値と同じ値に設定されるようになされており、
これによりバイアス抵抗Ｒ１の両端には負荷抵抗Ｒ３１
の両端にかかる電圧と同電圧が印加され、出力段の定常
電流ｉ14を制御できるようになされている。
のＮＰＮ形トランジスタＱ３１及びＱ３２のエミツタに
接続される負荷抵抗Ｒ３１の抵抗値は、バイアス抵抗Ｒ
１の抵抗値と同じ値に設定されるようになされており、
これによりバイアス抵抗Ｒ１の両端には負荷抵抗Ｒ３１
の両端にかかる電圧と同電圧が印加され、出力段の定常
電流ｉ14を制御できるようになされている。
【００３６】さらに上述の実施例においては、出力段４
を構成するプツシユプル回路のバイアス抵抗Ｒ１に３段
のカレントミラー回路１１、１２及び１３を接続する場
合について述べたが、本発明はこれに限らず、２段のカ
レントミラー回路を接続する場合等にも広く適用し得
る。
を構成するプツシユプル回路のバイアス抵抗Ｒ１に３段
のカレントミラー回路１１、１２及び１３を接続する場
合について述べたが、本発明はこれに限らず、２段のカ
レントミラー回路を接続する場合等にも広く適用し得
る。
【００３７】
【発明の効果】上述のように本発明によれば、プツシユ
プル出力段を構成する第１のトランジスタと第２のトラ
ンジスタのベース間に与えられるバイアス電圧をバイア
ス抵抗により与える出力回路において、当該バイアス抵
抗に流れる定常電流をカレントミラー回路により設定す
ることにより、出力段に流れる定常電流を製造工程での
ばらつきや温度変化によらずほぼ一定にすることができ
る。
プル出力段を構成する第１のトランジスタと第２のトラ
ンジスタのベース間に与えられるバイアス電圧をバイア
ス抵抗により与える出力回路において、当該バイアス抵
抗に流れる定常電流をカレントミラー回路により設定す
ることにより、出力段に流れる定常電流を製造工程での
ばらつきや温度変化によらずほぼ一定にすることができ
る。
【図１】本発明による出力回路の実施例を示す接続図で
ある。
ある。
【図２】他の実施例における出力回路を示す接続図であ
る。
る。
【図３】他の実施例における出力回路を示す接続図であ
る。
る。
【図４】従来の出力回路の説明に供する接続図である。
【図５】従来の出力回路の説明に供する接続図である。
１、３、１０、２０、３０……出力回路、２、１４……
定電流源、１１、１２、１３、３１……カレントミラー
回路。
定電流源、１１、１２、１３、３１……カレントミラー
回路。
Claims (3)
- 【請求項１】第１のトランジスタ及び第２のトランジス
タより構成されるプツシユプル出力段を有する出力回路
において、 上記第１のトランジスタに並列接続されると共に、ベー
スで当該第１のトランジスタのベースに共通接続された
第３のトランジスタと、 一端で上記第３のトランジスタのエミツタに接続される
と共に、他端で上記第２のトランジスタのベースに接続
されるバイアス抵抗と、 上記バイアス抵抗及び上記第２のトランジスタのエミツ
タとの接続中点にコレクタで接続される第４のトランジ
スタと、 上記バイアス抵抗とほぼ同一の抵抗値を有し、一端で上
記第４のトランジスタのエミツタに接続されると共に、
他端に所定電圧が供給される負荷抵抗と、 ベースで上記第４のトランジスタのベースに共通接続さ
れ、当該第４のトランジスタとカレントミラー回路を構
成する第５のトランジスタと、 上記第５のトランジスタのエミツタにコレクタで接続さ
れると共に、ベース及びエミツタに上記所定電圧が供給
される第６のトランジスタとを具え、上記負荷抵抗に
は、上記第６のトランジスタのベース・エミツタオン電
圧が印加され、 上記バイアス抵抗には、当該ベース・エミツタオン電圧
によつて上記負荷抵抗に流れる電流がバイアス電流とし
て供給されることを特徴とする出力回路。 - 【請求項２】第１のトランジスタ及び第２のトランジス
タより構成されるプツシユプル出力段を有する出力回路
において、 上記第１のトランジスタに並列接続されると共に、ベー
スで当該第１のトランジスタのベースに共通接続された
第３のトランジスタと、 一端で上記第３のトランジスタのエミツタに接続される
と共に、他端で上記第２のトランジスタのベースに接続
されるバイアス抵抗と、 上記バイアス抵抗及び上記第２のトランジスタのエミツ
タとの接続中点にコレクタで接続される第４のトランジ
スタと、 一端で上記第４のトランジスタのエミツタに接続される
と共に、他端に所定電圧が供給される第１の負荷抵抗
と、 ベースで上記第４のトランジスタのベースに共通接続さ
れ、当該第４のトランジスタと第１のカレントミラー回
路を構成する第５のトランジスタと、 当該第５のトランジスタのエミツタに一端で接続され、
他端に上記所定電圧が供給される第２の負荷抵抗と、 コレクタで上記第５のトランジスタのコレクタに接続さ
れる第６のトランジスタと、 ベースで上記第６のトランジスタのベースに共通接続さ
れ、当該第６のトランジスタと第２のカレントミラー回
路を構成する第７のトランジスタと、 コレクタで上記第７のトランジスタのコレクタに接続さ
れる第８のトランジスタと、 当該第８のトランジスタのエミツタに一端で接続され、
他端に上記所定電圧が供給されると共に、上記バイアス
抵抗の抵抗値に対して上記第１及び第２のカレントミラ
ー回路の電流比倍の抵抗値を有する第３の負荷抵抗と、 ベースで上記第８のトランジスタのベースに共通接続さ
れ、当該第８のトランジスタと第３のカレントミラー回
路を構成する第９のトランジスタと、 上記第９のトランジスタのエミツタにコレクタで接続さ
れると共に、ベース及びエミツタに上記所定電圧が供給
される第１０のトランジスタとを具え、上記第３の負荷
抵抗には、上記第１０のトランジスタのベース・エミツ
タオン電圧が印加され、 上記バイアス抵抗には、当該ベース・エミツタオン電圧
によつて上記第３の負荷抵抗に流れる電流の所定倍の電
流がバイアス電流として供給されることを特徴とする出
力回路。 - 【請求項３】第１のトランジスタ及び第２のトランジス
タより構成されるプツシユプル出力段を有する出力回路
において、 上記第１のトランジスタに並列接続されると共に、ベー
スで当該第１のトランジスタのベースに共通接続された
第３のトランジスタと、 一端で上記第３のトランジスタのエミツタに接続される
と共に、他端で上記第２のトランジスタのベースに接続
されるバイアス抵抗と、 上記バイアス抵抗及び上記第２のトランジスタのエミツ
タとの接続中点にコレクタで接続される第４のトランジ
スタと、 一端で上記第４のトランジスタのエミツタに接続される
と共に、他端に所定電圧が供給される第１の負荷抵抗
と、 ベースで上記第４のトランジスタのベースに共通接続さ
れ、当該第４のトランジスタと第１のカレントミラー回
路を構成する第５のトランジスタと、 当該第５のトランジスタのエミツタに一端で接続され、
他端に上記所定電圧が供給される第２の負荷抵抗と、 コレクタで上記第５のトランジスタのコレクタに接続さ
れる第６のトランジスタと、 ベースで上記第６のトランジスタのベースに共通接続さ
れ、当該第６のトランジスタと第２のカレントミラー回
路を構成する第７のトランジスタと、 コレクタで上記第７のトランジスタのコレクタに接続さ
れる第８のトランジスタと、 当該第８のトランジスタのエミツタに一端で接続され、
上記バイアス抵抗の抵抗値に対して上記第１及び第２の
カレントミラー回路の電流比倍の抵抗値を有する第３の
負荷抵抗と、 ベースで上記第８のトランジスタのベースに共通接続さ
れ、当該第８のトランジスタと第３のカレントミラー回
路を構成する第９のトランジスタと、 上記第９のトランジスタのエミツタにコレクタで接続さ
れ、エミツタに上記所定電圧が供給されると共に、上記
第３の負荷抵抗の他端が接続されるベースに所定バイア
ス電圧が供給される第１０のトランジスタとを具え、上
記第３の負荷抵抗には、上記第１０のトランジスタのベ
ース・エミツタオン電圧が印加され、 上記バイアス抵抗には、当該ベース・エミツタオン電圧
によつて上記第３の負荷抵抗に流れる電流の所定倍の電
流がバイアス電流として供給されることを特徴とする出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037021A JPH05206742A (ja) | 1992-01-28 | 1992-01-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037021A JPH05206742A (ja) | 1992-01-28 | 1992-01-28 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206742A true JPH05206742A (ja) | 1993-08-13 |
Family
ID=12486004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4037021A Pending JPH05206742A (ja) | 1992-01-28 | 1992-01-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206742A (ja) |
-
1992
- 1992-01-28 JP JP4037021A patent/JPH05206742A/ja active Pending
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