JPH05206482A - ピエゾ抵抗半導体センサ・ゲージ及びこれを作る方法 - Google Patents
ピエゾ抵抗半導体センサ・ゲージ及びこれを作る方法Info
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- JPH05206482A JPH05206482A JP4247153A JP24715392A JPH05206482A JP H05206482 A JPH05206482 A JP H05206482A JP 4247153 A JP4247153 A JP 4247153A JP 24715392 A JP24715392 A JP 24715392A JP H05206482 A JPH05206482 A JP H05206482A
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- G01L9/0052—Transmitting or indicating the displacement of flexible diaphragms using variations in ohmic resistance of piezoresistive elements
- G01L9/0055—Transmitting or indicating the displacement of flexible diaphragms using variations in ohmic resistance of piezoresistive elements bonded on a diaphragm
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Abstract
(57)【要約】
【目的】 写真印刷プロセスを使用することなく、セン
サ・ゲージ形成に先立って金属接点を配置して、ビエゾ
抵抗半導体センサ・ゲージを作る方法を提供することに
ある。 【構成】 誘電体絶縁層５、７をたわみ性基板１上に蒸
着する。次いで高い抵抗を持ちドープした半導体材料か
ら成る層９を誘電体絶縁層上に付着させる。ピエゾ抵抗
センサ用の金属接点１１を半導体層の選定した場所に付
着させる。適宜には次いでパッシベーション層１５を半
導体層に付着させる。選択的レーザ・アニーリングによ
って、選定した金属接点間の半導体層の部分を前もって
選定した抵抗を持つように再結晶させ、ピエゾ抵抗セン
サ素子を形成する。この半導体層のアニールしない部分
は、互いに隣接して形成したセンサ素子間で絶縁体とし
て作用するままになっている。
サ・ゲージ形成に先立って金属接点を配置して、ビエゾ
抵抗半導体センサ・ゲージを作る方法を提供することに
ある。 【構成】 誘電体絶縁層５、７をたわみ性基板１上に蒸
着する。次いで高い抵抗を持ちドープした半導体材料か
ら成る層９を誘電体絶縁層上に付着させる。ピエゾ抵抗
センサ用の金属接点１１を半導体層の選定した場所に付
着させる。適宜には次いでパッシベーション層１５を半
導体層に付着させる。選択的レーザ・アニーリングによ
って、選定した金属接点間の半導体層の部分を前もって
選定した抵抗を持つように再結晶させ、ピエゾ抵抗セン
サ素子を形成する。この半導体層のアニールしない部分
は、互いに隣接して形成したセンサ素子間で絶縁体とし
て作用するままになっている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ピエゾ抵抗デバ
イス、ことに絶縁たわみ性基板に付着させたドープした
半導体材料（ｄｏｐｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｍａｔｅｒｉａｌ）から成る薄膜の選定した部分をレー
ザ・アニーリング・プロセス（ｌａｓｅｒ ａｎｎｅａ
ｌｉｎｇ ｐｒｏｃｅｓｓ）により活性化する方法によ
り作ったピエゾ抵抗センサに関する。
イス、ことに絶縁たわみ性基板に付着させたドープした
半導体材料（ｄｏｐｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｍａｔｅｒｉａｌ）から成る薄膜の選定した部分をレー
ザ・アニーリング・プロセス（ｌａｓｅｒ ａｎｎｅａ
ｌｉｎｇ ｐｒｏｃｅｓｓ）により活性化する方法によ
り作ったピエゾ抵抗センサに関する。
【０００２】
【発明の背景】ドープしたシリコンのような半導体材料
がピエゾ抵抗特性を持つことは当業界によく知られてい
る。このことは単に半導体材料の電気抵抗が、この半導
体材料に曲がりのようなひずみを生じたときに変化する
ことを意味する。抵抗計測デバイスを半導体材料に取付
けることにより、抵抗の変化従ってこの半導体材料に加
わるひずみを計測することができる。当業界では半導体
材料からピエゾ抵抗センサを作るのに種種の方法が知ら
れている。
がピエゾ抵抗特性を持つことは当業界によく知られてい
る。このことは単に半導体材料の電気抵抗が、この半導
体材料に曲がりのようなひずみを生じたときに変化する
ことを意味する。抵抗計測デバイスを半導体材料に取付
けることにより、抵抗の変化従ってこの半導体材料に加
わるひずみを計測することができる。当業界では半導体
材料からピエゾ抵抗センサを作るのに種種の方法が知ら
れている。
【０００３】たとえばドープしたシリコンの単一片をひ
ずみを受ける部材（ｓｔｒａｉｎｒｅｃｅｉｖｉｎｇ
ｍｅｍｂｅｒ）の一方の側に接着剤塗布処理により接着
する。ひずみを受ける部材はたとえばたわみ性金属シー
ト、ベロー又はダイヤフラムがある。ひずみを受ける部
材の反対側を測定されている媒体に露出し、この部材を
湾曲させ、シリコンの抵抗の変化を測定することにより
ひずみを測定する。この「グルード・ゲージ」（ｇｌｕ
ｅｄ ｇａｕｇｅ）センサ技術の主な障害として、出力
ドリフトを招きやすい。センサの老化に伴い、半導体材
料及びそずみを受ける部材の間の接着は又この老化によ
って変化し、グルード・ゲージを周期的に再校正するの
に付属の抵抗計測電子装置を必要とする。
ずみを受ける部材（ｓｔｒａｉｎｒｅｃｅｉｖｉｎｇ
ｍｅｍｂｅｒ）の一方の側に接着剤塗布処理により接着
する。ひずみを受ける部材はたとえばたわみ性金属シー
ト、ベロー又はダイヤフラムがある。ひずみを受ける部
材の反対側を測定されている媒体に露出し、この部材を
湾曲させ、シリコンの抵抗の変化を測定することにより
ひずみを測定する。この「グルード・ゲージ」（ｇｌｕ
ｅｄ ｇａｕｇｅ）センサ技術の主な障害として、出力
ドリフトを招きやすい。センサの老化に伴い、半導体材
料及びそずみを受ける部材の間の接着は又この老化によ
って変化し、グルード・ゲージを周期的に再校正するの
に付属の抵抗計測電子装置を必要とする。
【０００４】ピエゾ抵抗センサから直線応答を得るに
は、形成した圧力応答抵抗器を、ひずみを受ける部材及
びその支持体から電気的に絶縁し、又は隔離しなければ
ならないことがよく知られている。従来のこのようなデ
バイスを作るには、単結晶シリコンを一方の種類の誘電
率を持つ不純物と共に拡散させひずみを受ける部材に取
付ける。次いでピエゾ抵抗センサを、反対の種類の誘電
率を持つ単結晶シリコンに引続きいてドーピングを行い
絶縁ＰＮ接合を形成することによって形成する。ドープ
した単結晶シリコンは、承認できるゲージ率を示し、ピ
エゾ抵抗特性を測定するのに十分適合することが分って
いる。
は、形成した圧力応答抵抗器を、ひずみを受ける部材及
びその支持体から電気的に絶縁し、又は隔離しなければ
ならないことがよく知られている。従来のこのようなデ
バイスを作るには、単結晶シリコンを一方の種類の誘電
率を持つ不純物と共に拡散させひずみを受ける部材に取
付ける。次いでピエゾ抵抗センサを、反対の種類の誘電
率を持つ単結晶シリコンに引続きいてドーピングを行い
絶縁ＰＮ接合を形成することによって形成する。ドープ
した単結晶シリコンは、承認できるゲージ率を示し、ピ
エゾ抵抗特性を測定するのに十分適合することが分って
いる。
【０００５】ジヤフ（Ｊａｆｆｅ）等を発明者とする米
国特許第４，００３，１２７号明細書には、多結晶シリ
コン半導体材料でひずみを受ける部材を形成するピエゾ
抵抗半導体デバイスについて記載してある。ひずみを受
ける部材に使うこの同じ半導体材料も又次いでピエゾ抵
抗センサ自体を形成するのに使う。高いゲージ率を持つ
単結晶シリコンとは異なって、多結晶シリコンは承認は
できるが、一層低いゲージ率を持つ。付着させた多結晶
シリコン層は、誘電率が低く、従ってピエゾ抵抗センサ
としての機能が低い。ピエゾ抵抗センサを形成するには
マスキング／エッチング（写真印刷）［ｐｈｏｌｏｌｉ
ｔｈｏｇｒａｐｈｙ］工程を使い半導体ダイヤフラム材
料に圧力応答抵抗区域を形成する。現場ドーピング（ｉ
ｎｓｉｔｕ ｄｏｐｉｎｇ）、拡散又はイオン打ち込み
を行い次いで活性化を行うことによってこの抵抗区域は
ピエゾ抵抗センサになる。ジヤフの製法はグルード・ゲ
ージ・センサに伴う問題を解決するが、半導体材料で形
成したひずみを受ける部材は、計測しようとする媒体に
直接露出し、又は後述するように二次ダイヤフラムによ
り隔離する。
国特許第４，００３，１２７号明細書には、多結晶シリ
コン半導体材料でひずみを受ける部材を形成するピエゾ
抵抗半導体デバイスについて記載してある。ひずみを受
ける部材に使うこの同じ半導体材料も又次いでピエゾ抵
抗センサ自体を形成するのに使う。高いゲージ率を持つ
単結晶シリコンとは異なって、多結晶シリコンは承認は
できるが、一層低いゲージ率を持つ。付着させた多結晶
シリコン層は、誘電率が低く、従ってピエゾ抵抗センサ
としての機能が低い。ピエゾ抵抗センサを形成するには
マスキング／エッチング（写真印刷）［ｐｈｏｌｏｌｉ
ｔｈｏｇｒａｐｈｙ］工程を使い半導体ダイヤフラム材
料に圧力応答抵抗区域を形成する。現場ドーピング（ｉ
ｎｓｉｔｕ ｄｏｐｉｎｇ）、拡散又はイオン打ち込み
を行い次いで活性化を行うことによってこの抵抗区域は
ピエゾ抵抗センサになる。ジヤフの製法はグルード・ゲ
ージ・センサに伴う問題を解決するが、半導体材料で形
成したひずみを受ける部材は、計測しようとする媒体に
直接露出し、又は後述するように二次ダイヤフラムによ
り隔離する。
【０００６】ジヤフ等の特許明細書には半導体ダイヤフ
ラムを持つ多結晶シリコンピエゾ抵抗センサについて記
載してあるが、記載してある多結晶シリコンピエゾ抵抗
プロセスは、金属のような他の種類の材料から成るひず
みを受ける部材に使うのに適している。シオイリ等を発
明者とする米国特許第４，６５７，７７５号明細書に
は、プラズマ・エンハンス化学蒸着（ＰＥＣＶＤ）（ｐ
ｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）プロセスを利用して金
属ダイヤフラムにドープしたピエゾ抵抗多結晶フイルム
を付着させる方法を記載してある。付着したドープした
多結晶シリコンは抵抗が高く従ってピエゾ抵抗性が低
い。
ラムを持つ多結晶シリコンピエゾ抵抗センサについて記
載してあるが、記載してある多結晶シリコンピエゾ抵抗
プロセスは、金属のような他の種類の材料から成るひず
みを受ける部材に使うのに適している。シオイリ等を発
明者とする米国特許第４，６５７，７７５号明細書に
は、プラズマ・エンハンス化学蒸着（ＰＥＣＶＤ）（ｐ
ｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）プロセスを利用して金
属ダイヤフラムにドープしたピエゾ抵抗多結晶フイルム
を付着させる方法を記載してある。付着したドープした
多結晶シリコンは抵抗が高く従ってピエゾ抵抗性が低
い。
【０００７】金属層に付着させたドープした多結晶シリ
コンからピエゾ抵抗計測デバイスを作るには、写真印刷
プロセスを使う。シオリイ等の方法により形成したピエ
ゾ抵抗センサには、実際の計器パターンを形成するダイ
ヤフラムに多結晶シリコンフイルムの面積だけが必要で
ある。マスキング及びエッチングを行うことにより計器
パターンを形成し、不必要な半導体材料を除く、ピエゾ
抵抗センサの活性化後に１組の金属接点をジヤフ等及び
ジオイリ等のセンサに付加し、抵抗計測電子サーキット
リーの接続ができるようにする。
コンからピエゾ抵抗計測デバイスを作るには、写真印刷
プロセスを使う。シオリイ等の方法により形成したピエ
ゾ抵抗センサには、実際の計器パターンを形成するダイ
ヤフラムに多結晶シリコンフイルムの面積だけが必要で
ある。マスキング及びエッチングを行うことにより計器
パターンを形成し、不必要な半導体材料を除く、ピエゾ
抵抗センサの活性化後に１組の金属接点をジヤフ等及び
ジオイリ等のセンサに付加し、抵抗計測電子サーキット
リーの接続ができるようにする。
【０００８】ジヤフ等及びシオイリ等の特許明細書に記
載してあるピエゾ抵抗センサの製法には改良の余地があ
る。たとえばジヤフ等によるような半導体ダイヤフラム
は、このピエゾ抵抗センサが若干の媒体たとえば半導体
層材料に相いれない酸のような腐食剤を計測するのに使
うことはできない。さらに付着させた多結晶シリコン材
料に計器パターンを形成するのにジヤフ及びシオイリの
両者に利用されている写真印刷プロセスは各別のピエゾ
センサの製造費用に追加される。さらにセンサ製造後の
金属センサ接点の追加は製造費に悪影響を及ぼし欠陥セ
ンサの個数を増す。従って精密な設計交差を示す薄膜ピ
エゾ抵抗半導体センサの多量の製造のための改良された
一層安価な方法が必要である。
載してあるピエゾ抵抗センサの製法には改良の余地があ
る。たとえばジヤフ等によるような半導体ダイヤフラム
は、このピエゾ抵抗センサが若干の媒体たとえば半導体
層材料に相いれない酸のような腐食剤を計測するのに使
うことはできない。さらに付着させた多結晶シリコン材
料に計器パターンを形成するのにジヤフ及びシオイリの
両者に利用されている写真印刷プロセスは各別のピエゾ
センサの製造費用に追加される。さらにセンサ製造後の
金属センサ接点の追加は製造費に悪影響を及ぼし欠陥セ
ンサの個数を増す。従って精密な設計交差を示す薄膜ピ
エゾ抵抗半導体センサの多量の製造のための改良された
一層安価な方法が必要である。
【０００９】
【発明の概要】ピエゾ抵抗センサを作る従来の方法に伴
う前記した障害及び問題は薄膜半導体ピエゾ抵抗センサ
を形成するのに本発明方法により解消される。選定され
た材料から成る基板の形状のひずみを受ける部材は、計
測しようとする媒体の変化に応じてたわむダイヤフラム
として機能する。本発明の好適な実施例では、たわみ性
ダイヤフラムであり、このダイヤフラムの変位をこのダ
イヤフラム上のピエゾ抵抗センサによって計測して圧力
変化、重量変化を指示する。
う前記した障害及び問題は薄膜半導体ピエゾ抵抗センサ
を形成するのに本発明方法により解消される。選定され
た材料から成る基板の形状のひずみを受ける部材は、計
測しようとする媒体の変化に応じてたわむダイヤフラム
として機能する。本発明の好適な実施例では、たわみ性
ダイヤフラムであり、このダイヤフラムの変位をこのダ
イヤフラム上のピエゾ抵抗センサによって計測して圧力
変化、重量変化を指示する。
【００１０】付着プロセスの使用では、非導電性半導体
層をダイヤフラムの清掃表面に付着させる。付着法の使
用では全部の付着層の所望の厚さを正確に絶えず制御し
一貫した設計交差を示すセンサの多量生産ができる。第
１に窒化けい素から成る薄い誘電体絶縁ベース層を、清
掃したダイヤフラム表面に蒸着する。第２に酸化けい素
を窒化けい素層に蒸着する。酸化けい素層は、なお付着
させられて形成される上側のピエゾ抵抗センサに相いれ
ることができる良好な誘電性を持つ。第１の２つの蒸着
層はピエゾ抵抗センサを誘電性金属ダイヤフラムから隔
離する。後述する方法によりピエゾ抵抗センサを形成す
るのに利用するドープした無定形／多結晶シリコン（ｄ
ｏｐｅｄ ａｍｏｒｐｈｏｕｓ／ｐｏｌｙｃｒｙｓｔａ
ｌｌｉｎｅ ｓｉｌｉｃｏｎ）の第３の層を酸化けい素
層に蒸着する。このように蒸着すると多結晶薄膜は高抵
抗性でピエゾ抵抗性が低い。
層をダイヤフラムの清掃表面に付着させる。付着法の使
用では全部の付着層の所望の厚さを正確に絶えず制御し
一貫した設計交差を示すセンサの多量生産ができる。第
１に窒化けい素から成る薄い誘電体絶縁ベース層を、清
掃したダイヤフラム表面に蒸着する。第２に酸化けい素
を窒化けい素層に蒸着する。酸化けい素層は、なお付着
させられて形成される上側のピエゾ抵抗センサに相いれ
ることができる良好な誘電性を持つ。第１の２つの蒸着
層はピエゾ抵抗センサを誘電性金属ダイヤフラムから隔
離する。後述する方法によりピエゾ抵抗センサを形成す
るのに利用するドープした無定形／多結晶シリコン（ｄ
ｏｐｅｄ ａｍｏｒｐｈｏｕｓ／ｐｏｌｙｃｒｙｓｔａ
ｌｌｉｎｅ ｓｉｌｉｃｏｎ）の第３の層を酸化けい素
層に蒸着する。このように蒸着すると多結晶薄膜は高抵
抗性でピエゾ抵抗性が低い。
【００１１】抵抗計測電子装置となお後述するピエゾ抵
抗センサとの間の接続用の金属接点を次いで、スパッタ
リング・システム又は蒸発システムを使い多結晶シリコ
ン膜の選定した場所に配置する。接点場所のシャドウ・
マスク・パターンを、多結晶層上に配置し、誘電性金属
を適正な接触場所に付着させる。本発明の場合のように
ピエゾ抵抗センサを形成する前でなくその後で、従来の
ピエゾ抵抗センサ製法を金属センサ接点に適用した。酸
化けい素の適宜の層を第２のシャドウ・マスクを経て多
結晶層に付着させる。パッシベーション化層をなお後述
するピエゾ抵抗センサを引続く処理中の損傷から保護す
る。パッシベーション層は又、センサを悪化させ性能に
悪影響を及ぼす不純物を密封する。
抗センサとの間の接続用の金属接点を次いで、スパッタ
リング・システム又は蒸発システムを使い多結晶シリコ
ン膜の選定した場所に配置する。接点場所のシャドウ・
マスク・パターンを、多結晶層上に配置し、誘電性金属
を適正な接触場所に付着させる。本発明の場合のように
ピエゾ抵抗センサを形成する前でなくその後で、従来の
ピエゾ抵抗センサ製法を金属センサ接点に適用した。酸
化けい素の適宜の層を第２のシャドウ・マスクを経て多
結晶層に付着させる。パッシベーション化層をなお後述
するピエゾ抵抗センサを引続く処理中の損傷から保護す
る。パッシベーション層は又、センサを悪化させ性能に
悪影響を及ぼす不純物を密封する。
【００１２】全部の必要な層を金属ダイヤフラムに付着
させた後、非導電性多結晶シリコン層を選定した場所で
活性化しピエゾ抵抗センサを形成する。レーザを使い多
結晶層中に存在するドーピング原子を活性化し、活動導
通状態にする。レーザに対する動作基準は、出力光が多
結晶層によりエネルギーを吸収するような周波数にある
ことを必要とする。このようにして選定した金属接点間
の多結晶層を加熱し、アニールし、再結晶させることに
よりドーピング原子を活性化し導通状態にしピエゾ抵抗
センサを形成する。
させた後、非導電性多結晶シリコン層を選定した場所で
活性化しピエゾ抵抗センサを形成する。レーザを使い多
結晶層中に存在するドーピング原子を活性化し、活動導
通状態にする。レーザに対する動作基準は、出力光が多
結晶層によりエネルギーを吸収するような周波数にある
ことを必要とする。このようにして選定した金属接点間
の多結晶層を加熱し、アニールし、再結晶させることに
よりドーピング原子を活性化し導通状態にしピエゾ抵抗
センサを形成する。
【００１３】従来の方法とは異なってセンサ・ゲージを
形成するのは費用のかかる写真印刷段階を必要としな
い。レーザ・アニーリングの影響を受けなかった非再結
晶多結晶シリコンは、除く必要がなく互いに隣接するセ
ンサ間の絶縁体として有利に機能する。さらにセンサ・
ゲージ形成に先だって接点を配置することにより、電気
抵抗計測デバイスをこれ等の接点に取付け、レーザ・ア
ニーリングによりセンサ・ゲージを形成する際に無定形
／多結晶膜層の固有抵抗を監視する。固有抵抗の監視に
より、レーザを調節しアニーリング・プロセスを制御す
るのに使う電気フイードバックが得られる。
形成するのは費用のかかる写真印刷段階を必要としな
い。レーザ・アニーリングの影響を受けなかった非再結
晶多結晶シリコンは、除く必要がなく互いに隣接するセ
ンサ間の絶縁体として有利に機能する。さらにセンサ・
ゲージ形成に先だって接点を配置することにより、電気
抵抗計測デバイスをこれ等の接点に取付け、レーザ・ア
ニーリングによりセンサ・ゲージを形成する際に無定形
／多結晶膜層の固有抵抗を監視する。固有抵抗の監視に
より、レーザを調節しアニーリング・プロセスを制御す
るのに使う電気フイードバックが得られる。
【００１４】以下本発明による方法及び装置を添付図面
について詳細に説明する。
について詳細に説明する。
【００１５】
【実施例】説明しやすいように本発明の薄膜ピエゾ抵抗
センサの製法を、このようなセンサの１例だけの製造に
ついて述べる。しかし本発明方法が本方法と共に公知の
半導体ウエーハの使用により多くの種類のセンサを同時
に作るのに有利に利用できるのはもちろんである。さら
に本発明の好適な実施例でシリコン・ベース半導体材料
（ｓｉｌｉｃｏｎ ｂａｓｅｄ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ ｍａｔｅｒｉａｌ）によるセンサ製造について述
べるが、このセンサを類似の性質を示す他の種類の半導
体材料たとえばゲルマニウムで形成してもよいかはもち
ろんである。
センサの製法を、このようなセンサの１例だけの製造に
ついて述べる。しかし本発明方法が本方法と共に公知の
半導体ウエーハの使用により多くの種類のセンサを同時
に作るのに有利に利用できるのはもちろんである。さら
に本発明の好適な実施例でシリコン・ベース半導体材料
（ｓｉｌｉｃｏｎ ｂａｓｅｄ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ ｍａｔｅｒｉａｌ）によるセンサ製造について述
べるが、このセンサを類似の性質を示す他の種類の半導
体材料たとえばゲルマニウムで形成してもよいかはもち
ろんである。
【００１６】薄膜のピエゾ抵抗センサを作るのに利用す
る方法の説明のために図１Ａないし１ Ｉ及び図４を参
照する。図１Ａないし１ Ｉには１連の断面図で本発明
製法による互いに異なる製造段階における薄膜ピエゾ抵
抗センサを示してある。図４には図１Ａないし１ Ｉに
示すような各製造段階に対応する流れ図を示してある。
る方法の説明のために図１Ａないし１ Ｉ及び図４を参
照する。図１Ａないし１ Ｉには１連の断面図で本発明
製法による互いに異なる製造段階における薄膜ピエゾ抵
抗センサを示してある。図４には図１Ａないし１ Ｉに
示すような各製造段階に対応する流れ図を示してある。
【００１７】選定した材料から成る基板１の形のひずみ
を受ける部材は、本発明ビエゾ抵抗半導体層センサ・ゲ
ージの支持体を形成する。図１Ａに示すような基板１
は、たわみ性金属物質（たとえばステンレス鋼）で形成
するのがよいが、その他任意の選定した材料がセンサを
計測するように設計される媒体の変化に応じてたわみか
つこの媒体と相いれることができ材料であれば、この材
料で基板１を形成してもよい。たとえば図２に示すよう
な圧力センサ用では、ステンレス鋼製の基板１は、穴２
７を覆い流体流れ２９内の圧力変化に応じてたわむ圧力
ダイヤフラムを形成する。本発明方法により作るセンサ
・ゲージは又、減速計、トルク・センサ及びロード・セ
ル（ｌｏａｄ ｃｅｌｌ）のような多くの力計測用に使
用できる。
を受ける部材は、本発明ビエゾ抵抗半導体層センサ・ゲ
ージの支持体を形成する。図１Ａに示すような基板１
は、たわみ性金属物質（たとえばステンレス鋼）で形成
するのがよいが、その他任意の選定した材料がセンサを
計測するように設計される媒体の変化に応じてたわみか
つこの媒体と相いれることができ材料であれば、この材
料で基板１を形成してもよい。たとえば図２に示すよう
な圧力センサ用では、ステンレス鋼製の基板１は、穴２
７を覆い流体流れ２９内の圧力変化に応じてたわむ圧力
ダイヤフラムを形成する。本発明方法により作るセンサ
・ゲージは又、減速計、トルク・センサ及びロード・セ
ル（ｌｏａｄ ｃｅｌｌ）のような多くの力計測用に使
用できる。
【００１８】本発明方法の第１の製造段階では図１Ａと
流れ図の段階３１における図４とに示すように、基板１
の上面３は引続いて付着する全部のシリコン・ベース層
（ｓｉｌｉｃｏｎ ｂａｓｅｄ ｌａｙｅｒ）を受けるよ
うに作る。基板１の上面３は、第１のシリコン層の接着
を促進するように先ずなめらかな仕上がりになるように
ラップ仕上げをされる。ラップ仕上げ後に基板１は、こ
れからラッピング剤及び流体を洗浄することにより清掃
する。最後に基板１は脱水室で加熱乾燥し（ｂａｋｅ）
すすぎ水又は清掃プロセスから残っている水分を除く。
流れ図の段階３１における図４とに示すように、基板１
の上面３は引続いて付着する全部のシリコン・ベース層
（ｓｉｌｉｃｏｎ ｂａｓｅｄ ｌａｙｅｒ）を受けるよ
うに作る。基板１の上面３は、第１のシリコン層の接着
を促進するように先ずなめらかな仕上がりになるように
ラップ仕上げをされる。ラップ仕上げ後に基板１は、こ
れからラッピング剤及び流体を洗浄することにより清掃
する。最後に基板１は脱水室で加熱乾燥し（ｂａｋｅ）
すすぎ水又は清掃プロセスから残っている水分を除く。
【００１９】次に図１８及び４に示すように流れ図の段
階３３で非導電性窒化けい素（Ｓｉ3Ｎ4）層５を基板１
の上面３に付着させる。窒化けい素層５は、センサに対
し絶縁性又は誘電性のベース層として機能する。好適な
実施例では窒化けい素はその熱膨張係数によって選定さ
れ、付着の際の固有の応力により引続いて付着するシリ
コン・ベース膜（ｓｉｌｉｃｏｎ ｂａｓｅｄ ｆｉｌ
ｍ）の接着を促進する。同様な性質を持つその他任意の
絶縁誘電体層を窒化けい素層５の変りに使ってもよいの
はもちろんである。
階３３で非導電性窒化けい素（Ｓｉ3Ｎ4）層５を基板１
の上面３に付着させる。窒化けい素層５は、センサに対
し絶縁性又は誘電性のベース層として機能する。好適な
実施例では窒化けい素はその熱膨張係数によって選定さ
れ、付着の際の固有の応力により引続いて付着するシリ
コン・ベース膜（ｓｉｌｉｃｏｎ ｂａｓｅｄ ｆｉｌ
ｍ）の接着を促進する。同様な性質を持つその他任意の
絶縁誘電体層を窒化けい素層５の変りに使ってもよいの
はもちろんである。
【００２０】本発明方法でシリコン・ベース層を付着さ
せる好適な方法は、プラズマ・エンハンス化学蒸着（Ｐ
ＥＣＶＤ）［ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍ
ｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ］を使う。
このプラズマ・エンハンス化学蒸着プロセスは、半導体
材料の薄い膜を制御して付着させるのに、プラズマ・エ
ンハンスメントによる熱分解を利用する。ＰＥＣＶＤ室
の作用は当業界にはよく知られ又その動作の詳細は本発
明の一部を形成しないから、その説明は省くことにす
る。
せる好適な方法は、プラズマ・エンハンス化学蒸着（Ｐ
ＥＣＶＤ）［ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍ
ｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ］を使う。
このプラズマ・エンハンス化学蒸着プロセスは、半導体
材料の薄い膜を制御して付着させるのに、プラズマ・エ
ンハンスメントによる熱分解を利用する。ＰＥＣＶＤ室
の作用は当業界にはよく知られ又その動作の詳細は本発
明の一部を形成しないから、その説明は省くことにす
る。
【００２１】しかしＰＥＣＶＤ蒸着性のパラメータは、
形成されるデバイスの所望の性質用途及び構成に従って
変えてもよい。すなわち単に例示のために限定するわけ
ではないが、本発明方法の各段階に対するＰＥＣＶＤパ
ラメータは、特定の実施例として使われる。さらにダイ
ヤフラム材料と相いれることのできる半導体層材料を付
着させるのに適当なその他任意の方法を、この好適な実
施例に利用するＰＥＣＶＤ法の代りに使ってもよい。
形成されるデバイスの所望の性質用途及び構成に従って
変えてもよい。すなわち単に例示のために限定するわけ
ではないが、本発明方法の各段階に対するＰＥＣＶＤパ
ラメータは、特定の実施例として使われる。さらにダイ
ヤフラム材料と相いれることのできる半導体層材料を付
着させるのに適当なその他任意の方法を、この好適な実
施例に利用するＰＥＣＶＤ法の代りに使ってもよい。
【００２２】好適なＰＥＣＶＤ法を利用して約０．５ミ
クロンの厚さを持つ窒化けい素層５を付着させるには、
１０ＳＣＣＭ（１ａｔｍ．かつ２０℃においてｃｍ3／
ｍｉｎ）の流量のシラン（ＳｉＨ4）と、１００ＳＣＣ
Ｍの流量のアンモニアとをＰＥＣＶＤ室に導入する。こ
のＰＥＣＶＤ室は３００℃の温度と、３６０ミリトル
（ｍｉｌｌｉｔｏｒｒ）の圧力とに設定してある。周波
数１３．５メガヘルツで約５０分間にわたる２３Ｗの印
加プラズマエネルギーにより窒化けい素層５を基板１に
付着させる。
クロンの厚さを持つ窒化けい素層５を付着させるには、
１０ＳＣＣＭ（１ａｔｍ．かつ２０℃においてｃｍ3／
ｍｉｎ）の流量のシラン（ＳｉＨ4）と、１００ＳＣＣ
Ｍの流量のアンモニアとをＰＥＣＶＤ室に導入する。こ
のＰＥＣＶＤ室は３００℃の温度と、３６０ミリトル
（ｍｉｌｌｉｔｏｒｒ）の圧力とに設定してある。周波
数１３．５メガヘルツで約５０分間にわたる２３Ｗの印
加プラズマエネルギーにより窒化けい素層５を基板１に
付着させる。
【００２３】次に図１Ｃ及び４に示すように段階３５で
二酸化けい素（ＳｉＯ2）層７を、窒化けい素層５上に
蒸着する。二酸化けい素層７は、これが比較的早い付着
速度を持ち、又さらに付着させる上側の半導体層を補う
良好な誘電体であるから、本発明センサ・ゲージに使わ
れる。二酸化けい素層７は、窒化けい素層５と協働し、
この窒化けい素層のほかの絶縁誘電体として作用する。
二酸化けい素（ＳｉＯ2）層７を、窒化けい素層５上に
蒸着する。二酸化けい素層７は、これが比較的早い付着
速度を持ち、又さらに付着させる上側の半導体層を補う
良好な誘電体であるから、本発明センサ・ゲージに使わ
れる。二酸化けい素層７は、窒化けい素層５と協働し、
この窒化けい素層のほかの絶縁誘電体として作用する。
【００２４】二酸化けい素層７は、窒化けい素層５と同
じＰＥＣＶＤ装置で蒸着される。窒化けい素段階（図１
Ｂ）と二酸化けい素段階（図１Ｃ）とは逐次に行われＰ
ＥＣＶＤ装置に対しパラメータを変えるだけでよい。好
適なＰＥＣＶＤ法を利用して約６．０ミクロンの厚さを
持つ二酸化けい素層７を蒸着するには、１０ＳＣＣＭの
流量のシランと、１１０ＳＣＣＭの流量の亜酸化窒素
（Ｎ2Ｏ）とをＰＥＣＶＤ室に導入する。このＰＥＣＶ
Ｄ室は、３００℃の温度及び２００ミリトルの圧力に設
定してある。１３．５メガヘルツの周波数で約９０分の
時間にわたる２３Ｗの付与されるプラズマ・エネルギー
により二酸化けい素層７を窒化けい素層５に蒸着する。
じＰＥＣＶＤ装置で蒸着される。窒化けい素段階（図１
Ｂ）と二酸化けい素段階（図１Ｃ）とは逐次に行われＰ
ＥＣＶＤ装置に対しパラメータを変えるだけでよい。好
適なＰＥＣＶＤ法を利用して約６．０ミクロンの厚さを
持つ二酸化けい素層７を蒸着するには、１０ＳＣＣＭの
流量のシランと、１１０ＳＣＣＭの流量の亜酸化窒素
（Ｎ2Ｏ）とをＰＥＣＶＤ室に導入する。このＰＥＣＶ
Ｄ室は、３００℃の温度及び２００ミリトルの圧力に設
定してある。１３．５メガヘルツの周波数で約９０分の
時間にわたる２３Ｗの付与されるプラズマ・エネルギー
により二酸化けい素層７を窒化けい素層５に蒸着する。
【００２５】前記段階に次いで、図１Ｄ及び図４に示す
ように段階３７において、ドープした無定形／多結晶シ
リコン層９を二酸化けい素層７に蒸着する。無定形／多
結晶シリコン層９の各部分は、なお後述する処理段階に
より最終的にピエゾ抵抗センサ・ゲージに形成される。
しかし蒸着に伴い、無定形／多結晶シリコン層９は、強
い抵抗を示すがピエゾ抵抗性は低く、蒸着した誘電体窒
化けい素層５及び二酸化けい素層７と同様である。好適
な実施例では無定形／多結晶シリコン層９は、ほう素で
ドープする。しかし無定形／多結晶層９は、その他任意
のドープした半導体材料で構成してもよいのはもちろん
である。
ように段階３７において、ドープした無定形／多結晶シ
リコン層９を二酸化けい素層７に蒸着する。無定形／多
結晶シリコン層９の各部分は、なお後述する処理段階に
より最終的にピエゾ抵抗センサ・ゲージに形成される。
しかし蒸着に伴い、無定形／多結晶シリコン層９は、強
い抵抗を示すがピエゾ抵抗性は低く、蒸着した誘電体窒
化けい素層５及び二酸化けい素層７と同様である。好適
な実施例では無定形／多結晶シリコン層９は、ほう素で
ドープする。しかし無定形／多結晶層９は、その他任意
のドープした半導体材料で構成してもよいのはもちろん
である。
【００２６】ほう素でドープした無定形／多結晶シリコ
ン層９は、窒化けい素層５及び二酸化けい素層７を蒸着
するのに使うＰＥＣＶＤ装置と同様なＰＥＣＶＤ装置に
より蒸着される。窒化けい素段階（図１Ｂ）、二酸化け
い素段階（図１Ｃ）及び多結晶シリコン段階（図１Ｄ）
は逐次に実施される。好適なＰＥＣＶＤ法を利用し約
０．５ミクロンの厚さを持つほう素をドープした無定形
／多結晶シリコン層９を蒸着するには、５ＳＣＣＭの流
量のシランと、９ＳＣＣＭの流量のジボラン（Ｂ2Ｈ6）
とをＰＥＣＶＤ室に導入する。このＰＥＣＶＤ室を、６
４０℃の温度と、５５ミリトルの圧力とに設定する。１
３．５メガヘルツの周波数で約６０分の時間にわたる２
３Ｗの付与プラズマ・エネルギーにより、ドープした無
定形／多結晶シリコン層９を二酸化けい素層７に蒸着さ
せる。
ン層９は、窒化けい素層５及び二酸化けい素層７を蒸着
するのに使うＰＥＣＶＤ装置と同様なＰＥＣＶＤ装置に
より蒸着される。窒化けい素段階（図１Ｂ）、二酸化け
い素段階（図１Ｃ）及び多結晶シリコン段階（図１Ｄ）
は逐次に実施される。好適なＰＥＣＶＤ法を利用し約
０．５ミクロンの厚さを持つほう素をドープした無定形
／多結晶シリコン層９を蒸着するには、５ＳＣＣＭの流
量のシランと、９ＳＣＣＭの流量のジボラン（Ｂ2Ｈ6）
とをＰＥＣＶＤ室に導入する。このＰＥＣＶＤ室を、６
４０℃の温度と、５５ミリトルの圧力とに設定する。１
３．５メガヘルツの周波数で約６０分の時間にわたる２
３Ｗの付与プラズマ・エネルギーにより、ドープした無
定形／多結晶シリコン層９を二酸化けい素層７に蒸着さ
せる。
【００２７】蒸着した無定形／多結晶シリコン層９では
なお規定してないが、ピエゾ抵抗センサ・ゲージは、抵
抗計測電子装置を、ビエゾ抵抗センサ・ゲージに結合す
るのに金属接点を必要とする。従って金属接点１１を図
１Ｅ、図１Ｆ及び図４に示すように段階３９で無定形／
多結晶シリコン層９に選定した場所で蒸着する。接触場
所に対するシャドウ・マスク・パターン１３を無定形／
多結晶シリコン層９上に配置し、導電性金属接点１１を
適正な接点場所に蒸着させる。望ましくない金属１１ａ
は、シャドウ・マスク・パターン１３により蒸着しない
ようにする。接点１１はアルミニウム／１％シリコン混
合物で形成し、約１．０ミクロンの厚さに蒸着する。ア
ルミニウム／シリコン混合物は、後述のプロセス中のア
ニーリング段階により自動合金化処理によって無定形／
多結晶シリコン層９に対し安定な接点を形成するので有
利である。
なお規定してないが、ピエゾ抵抗センサ・ゲージは、抵
抗計測電子装置を、ビエゾ抵抗センサ・ゲージに結合す
るのに金属接点を必要とする。従って金属接点１１を図
１Ｅ、図１Ｆ及び図４に示すように段階３９で無定形／
多結晶シリコン層９に選定した場所で蒸着する。接触場
所に対するシャドウ・マスク・パターン１３を無定形／
多結晶シリコン層９上に配置し、導電性金属接点１１を
適正な接点場所に蒸着させる。望ましくない金属１１ａ
は、シャドウ・マスク・パターン１３により蒸着しない
ようにする。接点１１はアルミニウム／１％シリコン混
合物で形成し、約１．０ミクロンの厚さに蒸着する。ア
ルミニウム／シリコン混合物は、後述のプロセス中のア
ニーリング段階により自動合金化処理によって無定形／
多結晶シリコン層９に対し安定な接点を形成するので有
利である。
【００２８】従来のピエゾ抵抗センサの製法では、ピエ
ゾ抵抗センサの形成前でなくてその後で金属センサ接点
を付加した。接点をゲージ形成後に付与する従来の方法
の１つの障害は、マスク整合段階を必要とし、従って製
法が複雑になることである。接点１１の蒸着後にピエゾ
抵抗センサを形成することは、ゲージ及び接点が自己整
合するから前回に定めたパターンへの整合の必要がな
い。センサ・ゲージ形成に先だっての金属点の蒸着から
得られる重要な利点は、プローブを金属接点１１に取付
けて、後述するアニーリング・プロセスによりセンサ・
ゲージを形成する際に、このセンサ・ゲージの抵抗を計
測して一層注意深く制御したセンサ・ゲージ形成プロセ
スが得られることである。
ゾ抵抗センサの形成前でなくてその後で金属センサ接点
を付加した。接点をゲージ形成後に付与する従来の方法
の１つの障害は、マスク整合段階を必要とし、従って製
法が複雑になることである。接点１１の蒸着後にピエゾ
抵抗センサを形成することは、ゲージ及び接点が自己整
合するから前回に定めたパターンへの整合の必要がな
い。センサ・ゲージ形成に先だっての金属点の蒸着から
得られる重要な利点は、プローブを金属接点１１に取付
けて、後述するアニーリング・プロセスによりセンサ・
ゲージを形成する際に、このセンサ・ゲージの抵抗を計
測して一層注意深く制御したセンサ・ゲージ形成プロセ
スが得られることである。
【００２９】前記の各段階に次いで、図１Ｇ、図１Ｈ及
び図４に示すように段階４１において、二酸化けい素パ
ッシベーション層１５は、無定形／多結晶シリコン層９
及び金属接点１１に蒸着する。二酸化けい素パッシベー
ション層１５の蒸着は、図４に随意のものとして破線で
例示してある。二酸化けい素パッシベーション層１５に
対するシャドウ・マスク・パターン１７は、無定形／多
結晶シリコン層９上に配置し、二酸化けい素を適正な場
所に蒸着する。蒸着した金属接点１１と同じ再現性及び
一貫性の理由で、二酸化けい素パッシベーション層１５
は、ピエゾ抵抗センサの形成に先だって蒸着される。二
酸化けい素パッシベーション層は又、後述のピエゾ抵抗
センサの性能に悪影響を及ぼす不純物及び汚染物をシリ
コン表面から排除する。
び図４に示すように段階４１において、二酸化けい素パ
ッシベーション層１５は、無定形／多結晶シリコン層９
及び金属接点１１に蒸着する。二酸化けい素パッシベー
ション層１５の蒸着は、図４に随意のものとして破線で
例示してある。二酸化けい素パッシベーション層１５に
対するシャドウ・マスク・パターン１７は、無定形／多
結晶シリコン層９上に配置し、二酸化けい素を適正な場
所に蒸着する。蒸着した金属接点１１と同じ再現性及び
一貫性の理由で、二酸化けい素パッシベーション層１５
は、ピエゾ抵抗センサの形成に先だって蒸着される。二
酸化けい素パッシベーション層は又、後述のピエゾ抵抗
センサの性能に悪影響を及ぼす不純物及び汚染物をシリ
コン表面から排除する。
【００３０】二酸化けい素パッシベーション層１５は、
窒化けい素層５及び二酸化けい素層７に使うのと同様な
ＰＥＣＶＤ装置で蒸着される。ＰＥＣＶＤプロセスを利
用して約１．０ミクロンの厚さを持つ二酸化けい素パッ
シベーション層１５を蒸着するには、１０ＳＣＣＭの流
量のシランと、１１０ＳＣＣＭの流量の亜酸化窒素と、
をＰＥＣＶＤ室に導入する。このＰＥＣＶＤ室を３００
℃の温度及び２００ミリトルの圧力とに設定する。１
３．５メガヘルツの周波数で約１５分の時間にわたり２
３Ｗの適用されたプラズマ・エネルギーにより二酸化け
い素パッシベーション層１５を、シャドウ・マスク・パ
ターン１７により無定形／多結晶シリコン層９に蒸着す
る。
窒化けい素層５及び二酸化けい素層７に使うのと同様な
ＰＥＣＶＤ装置で蒸着される。ＰＥＣＶＤプロセスを利
用して約１．０ミクロンの厚さを持つ二酸化けい素パッ
シベーション層１５を蒸着するには、１０ＳＣＣＭの流
量のシランと、１１０ＳＣＣＭの流量の亜酸化窒素と、
をＰＥＣＶＤ室に導入する。このＰＥＣＶＤ室を３００
℃の温度及び２００ミリトルの圧力とに設定する。１
３．５メガヘルツの周波数で約１５分の時間にわたり２
３Ｗの適用されたプラズマ・エネルギーにより二酸化け
い素パッシベーション層１５を、シャドウ・マスク・パ
ターン１７により無定形／多結晶シリコン層９に蒸着す
る。
【００３１】前記したように無定形／多結晶シリコン層
９は、蒸着するときは、高い抵抗性であり、低いピエゾ
抵抗特性を示す。ドープしたシリコンは、活性化されア
ニーリング・プロセスにより導電性になり、ピエゾ抵抗
性になる。このアニーリング・プロセスは従来赤外線加
熱を利用する方法により行われている。次いで従来実際
のセンサはフオト・マスキング・プロセス（ｐｈｏｔｏ
ｍａｓｋｉｎｇ ｐｒｏｃｅｓｓ）により形成され、余
分の多結晶シリコンは、エッチングにより除去される。
このプロセスは一般に写真印刷及びエッチングと呼ば
れ、センサ・ゲージのプロセスに複雑さが加わり、対応
して生産費が増大する。
９は、蒸着するときは、高い抵抗性であり、低いピエゾ
抵抗特性を示す。ドープしたシリコンは、活性化されア
ニーリング・プロセスにより導電性になり、ピエゾ抵抗
性になる。このアニーリング・プロセスは従来赤外線加
熱を利用する方法により行われている。次いで従来実際
のセンサはフオト・マスキング・プロセス（ｐｈｏｔｏ
ｍａｓｋｉｎｇ ｐｒｏｃｅｓｓ）により形成され、余
分の多結晶シリコンは、エッチングにより除去される。
このプロセスは一般に写真印刷及びエッチングと呼ば
れ、センサ・ゲージのプロセスに複雑さが加わり、対応
して生産費が増大する。
【００３２】次に図１Ｉ及び図４に示すように段階４３
においてピエゾ抵抗センサが本発明方法によりほう素ド
ープした無定形／多結晶シリコン層９に形成される。無
定形／多結晶シリコン層を、アニールするには、たとえ
ばＹＡＧレーザ又はアルゴン・レーザからのレーザ・ビ
ーム１９を使い無定形／多結晶シリコン層９の特定の場
所に個別のピエゾ抵抗センサ・ゲージ２１を追跡する。
レーザ・ビーム１９は、無定形／多結晶シリコン層９を
加熱するように、選定した金属接点１１間で無定形／多
結晶シリコン層９を反復して通るように差向けられる。
アニーリング段階により生ずる熱は、接点１１の下方に
短い距離だけ浸透し、参照数字２３で示すように、接点
のアルミニウム／シリコン混合物に（セルフ−アロイ）
［ｓｅｌｆ−ａｌｌｏｙｓ］を結合する。図１Ｉに示す
ようにピエゾ抵抗センサ・ゲージ２１を形成するレーザ
・アニーリング・プロセスにより影響を受けない無定形
／多結晶シリコン層９の区域が残り互いに隣接するセン
サ・ゲージ２１間の絶縁体として作用する。
においてピエゾ抵抗センサが本発明方法によりほう素ド
ープした無定形／多結晶シリコン層９に形成される。無
定形／多結晶シリコン層を、アニールするには、たとえ
ばＹＡＧレーザ又はアルゴン・レーザからのレーザ・ビ
ーム１９を使い無定形／多結晶シリコン層９の特定の場
所に個別のピエゾ抵抗センサ・ゲージ２１を追跡する。
レーザ・ビーム１９は、無定形／多結晶シリコン層９を
加熱するように、選定した金属接点１１間で無定形／多
結晶シリコン層９を反復して通るように差向けられる。
アニーリング段階により生ずる熱は、接点１１の下方に
短い距離だけ浸透し、参照数字２３で示すように、接点
のアルミニウム／シリコン混合物に（セルフ−アロイ）
［ｓｅｌｆ−ａｌｌｏｙｓ］を結合する。図１Ｉに示す
ようにピエゾ抵抗センサ・ゲージ２１を形成するレーザ
・アニーリング・プロセスにより影響を受けない無定形
／多結晶シリコン層９の区域が残り互いに隣接するセン
サ・ゲージ２１間の絶縁体として作用する。
【００３３】レーザの作用条件たとえば無定形／多結晶
シリコン層９に加えるエネルギー力及び時間は、レーザ
・エネルギーが無定形／多結晶シリコン層９により吸収
され、この無定形／多結晶シリコン層９をアニールして
アニーリング・プロセスを行うように、選定される。こ
の制御は、前もって蒸着した接点１１に取付けたプロー
ブにより行われ、レーザ・エネルギーを受ける無定形／
多結晶シリコン層９の区域の抵抗を監視し、レーザ制御
装置にフイードバックを行う。所望のゲージ抵抗が得ら
れると、レーザ１９を消勢する。このフイードバック制
御により従来の方法では利用されていない製造ゲージ間
の一貫性を実現できる。
シリコン層９に加えるエネルギー力及び時間は、レーザ
・エネルギーが無定形／多結晶シリコン層９により吸収
され、この無定形／多結晶シリコン層９をアニールして
アニーリング・プロセスを行うように、選定される。こ
の制御は、前もって蒸着した接点１１に取付けたプロー
ブにより行われ、レーザ・エネルギーを受ける無定形／
多結晶シリコン層９の区域の抵抗を監視し、レーザ制御
装置にフイードバックを行う。所望のゲージ抵抗が得ら
れると、レーザ１９を消勢する。このフイードバック制
御により従来の方法では利用されていない製造ゲージ間
の一貫性を実現できる。
【００３４】図３には４個の抵抗器を持つホイートスト
ン・ブリッジ回路２５を無定形／多結晶シリコン層９に
形成し、破線で示してある。ホイートストン・ブリッジ
回路２５に含まれる各抵抗器はピエゾ抵抗センサ素子と
して作用する。金属接点１１により電子抵抗計測装置を
ホイートストン・ブリッジ回路２５に結合することがで
きる。さらに図４に段階４５として前記し例示したよう
に電子抵抗デバイスは、アニーリング中に結合され、形
成されたゲージの固有抵抗を品質管理のため又信頼性の
向上のために計測する。
ン・ブリッジ回路２５を無定形／多結晶シリコン層９に
形成し、破線で示してある。ホイートストン・ブリッジ
回路２５に含まれる各抵抗器はピエゾ抵抗センサ素子と
して作用する。金属接点１１により電子抵抗計測装置を
ホイートストン・ブリッジ回路２５に結合することがで
きる。さらに図４に段階４５として前記し例示したよう
に電子抵抗デバイスは、アニーリング中に結合され、形
成されたゲージの固有抵抗を品質管理のため又信頼性の
向上のために計測する。
【００３５】ホイートストン・ブリッジ回路２５を形成
するレーザ・ビームに触れない無定形／多結晶シリコン
層９の部分は、実質的に高い抵抗を持ったままであり、
各抵抗器及びダイヤフラム間と、各別の隣接抵抗器間
と、で絶縁体として下側の窒化けい素層及び二酸化けい
素層と協働して作用する。すなわち費用の高い写真印刷
段階は、従来のように多結晶層の区域を除くためには必
要ではない。ホイートストン・ブリッジ回路２５につい
て述べたが本発明の方法が多結晶層内の任意の種類のピ
エゾ抵抗センサ・素子又は回路の構造を形成するのに利
用できるのはもちろんである。
するレーザ・ビームに触れない無定形／多結晶シリコン
層９の部分は、実質的に高い抵抗を持ったままであり、
各抵抗器及びダイヤフラム間と、各別の隣接抵抗器間
と、で絶縁体として下側の窒化けい素層及び二酸化けい
素層と協働して作用する。すなわち費用の高い写真印刷
段階は、従来のように多結晶層の区域を除くためには必
要ではない。ホイートストン・ブリッジ回路２５につい
て述べたが本発明の方法が多結晶層内の任意の種類のピ
エゾ抵抗センサ・素子又は回路の構造を形成するのに利
用できるのはもちろんである。
【００３６】以上本発明の方法及び装置の好適な実施例
を添付図面について詳細に説明したが本発明はなおその
精神を逸脱しないで種種の変化変型を行うことができる
のはもちろんである。
を添付図面について詳細に説明したが本発明はなおその
精神を逸脱しないで種種の変化変型を行うことができる
のはもちろんである。
【図１】Ａは本発明の好適な実施例による方法の第１の
段階を示す拡大部分横断面図である。Ｂは本発明の好適
な実施例による方法の第２の段階を示す拡大部分横断面
図である。Ｃは本発明の好適な実施例による方法の第３
の段階を示す拡大部分断面図である。Ｄは本発明の好適
な実施例による方法の第４の段階を示す拡大部分横断面
図である。Ｅは本発明の好適な実施例による方法の第５
の段階を示す拡大部分横断面図である。Ｆは本発明の好
適な実施例による方法の第６の段階を示す拡大部分横断
面図である。Ｇは本発明の好適な実施例による方法の第
７の段階を示す拡大部分横断面図である。Ｈは本発明の
好適な実施例による方法の第８の段階を示す拡大部分横
断面図である。Ｉは本発明の好適な実施例による方法の
第９の段階を示す拡大部分横断面図である。
段階を示す拡大部分横断面図である。Ｂは本発明の好適
な実施例による方法の第２の段階を示す拡大部分横断面
図である。Ｃは本発明の好適な実施例による方法の第３
の段階を示す拡大部分断面図である。Ｄは本発明の好適
な実施例による方法の第４の段階を示す拡大部分横断面
図である。Ｅは本発明の好適な実施例による方法の第５
の段階を示す拡大部分横断面図である。Ｆは本発明の好
適な実施例による方法の第６の段階を示す拡大部分横断
面図である。Ｇは本発明の好適な実施例による方法の第
７の段階を示す拡大部分横断面図である。Ｈは本発明の
好適な実施例による方法の第８の段階を示す拡大部分横
断面図である。Ｉは本発明の好適な実施例による方法の
第９の段階を示す拡大部分横断面図である。
【図２】本発明方法により作った薄膜ピエゾ抵抗センサ
を圧力検知に応用する場合で拡大側面図である。
を圧力検知に応用する場合で拡大側面図である。
【図３】本発明方法により形成したホイートストン・ブ
リッチ回路を持つピエゾ抵抗センサの平面図である。
リッチ回路を持つピエゾ抵抗センサの平面図である。
【図４】図１（ＡないしＩ）に示した薄膜ピエゾ抵抗セ
ンサを作る方法の流れ図である。
ンサを作る方法の流れ図である。
１ 基板 ３ 表面（上面） ５ 誘電体絶縁層（窒化けい素層） ７ 二酸化けい素層 ９ ドープした半導体層（無定形／多結晶シリコン
層） １１ 接点
層） １１ 接点
フロントページの続き (72)発明者 ヘンリ、ジェミスン、マキャリク アメリカ合衆国キャリフォーニア州92649、 オーリンジ・カウンティ、ハンティングタ ン・ビーチ、サン・ダンサ・レイン 16322番 (72)発明者 ジョウズィフ、ウイリアム、アダミク、ジ ューニァ アメリカ合衆国キャリフォーニア州92708、 オーリンジ・カウンティ、ファウンティ ン・ヴァリ、ラリタン 9834番
Claims (15)
- 【請求項１】 （イ）互いに対向する２つの表面を持つ
基板の少なくとも第１の表面を用意する段階と、 （ロ）前記基板の第１の表面に誘電体絶縁層を付着させ
る段階と、 （ハ）この誘電体絶縁層の頂部に付着したときに高い固
有抵抗を持つ、ドープした半導体層を付着させる段階
と、 （ニ）この半導体層上の所定の場所に電気接点を付加す
る段階と、 （ホ）前記半導体層を選定した前記電気接点の間でアニ
ールして前記半導体層の固有抵抗を低下させ、前記半導
体層内にアニールした半導体材料から成る１個又は１個
以上のセンサ・ゲージを形成する段階と、 を包含する、ピエゾ抵抗半導体センサ・ゲージを作る方
法。 - 【請求項２】 前記基板を用意する段階が、さらに前記
第１の表面をラップ仕上げし、洗浄し、乾燥する段階を
包含する、請求項１のピエゾ抵抗半導体センサ・ゲージ
を作る方法。 - 【請求項３】 前記誘電体絶縁層を付着させる段階が、 プラズマ・エンハンス化学蒸着プロセスにより約０．５
ミクロンの厚さを持つ窒化けい素層を蒸着する段階と、 プラズマ・エンハンス化学蒸着プロセスにより約７．０
ミクロンの厚さを持つ二酸化けい素層を蒸着する段階
と、 を包含する、請求項１のピエゾ抵抗半導体層センサ・ゲ
ージを作る方法。 - 【請求項４】 前記半導体層上の所定の場所に電気接点
を付加する段階が、 前記半導体層上に、前記各電気接点の場所を定めるマス
ク層を形成する段階と、 このマスク層により、前記半
導体層にシリコン／アルミニウム混合物から成る金属接
点を付着させる段階と、 を包含する、請求項１のピエゾ抵抗半導体層センサ・ゲ
ージを作る方法。 - 【請求項５】 前記半導体層の頂部にパッシベーション
層を付着させる段階を包含し、このパッシベーション層
を、 前記ドープした半導体層上にパッシベーションのための
場所を定めるマスク層を形成する段階と、 プラズマ・エンハンス化学蒸着プロセスにより約１．０
ミクロンの厚さを持つ二酸化けい素の層を蒸着する段階
と、 により付着させる、請求項１のピエゾ抵抗半導体センサ
・ゲージを作る方法。 - 【請求項６】 前記ドープした半導体層を誘電体絶縁層
の頂部に付着させる段階が、プラズマ・エンハンス化学
蒸着プロセスにより、ほう素をドープした無定形／多結
晶シリコンから成り約０．５ミクロンの厚さを持つ層を
蒸着する段階を包含する、請求項１のピエゾ抵抗半導体
センサ・ゲージを作る方法。 - 【請求項７】 前記半導体層の部分をアニールする段階
がこれ等の各部分にレーザビームを照射して、この半導
体層を導通状態にアニールし、センサ・ゲージを形成す
る段階を包含する、請求項１のピエゾ抵抗半導体センサ
・ゲージを作る方法。 - 【請求項８】 前記半導体層の固有抵抗を、アニーリン
グ中に選定した接点間で計測し、前記センサ・ゲージの
固有抵抗を監視する段階をさらに包含する、請求項１の
ピエゾ抵抗半導体センサ・ゲージを作る方法。 - 【請求項９】 （イ）互いに対向する２つの表面を持
つ、たわみ性基板のラップ仕上げをし、清掃し、乾燥し
た少なくとも第１の表面を用意する段階と、 （ロ）プラズマ・エンハンス化学蒸着（ＰＥＣＶＤ）プ
ロセスにより窒化けい素の層を蒸着する段階と、 （ハ）ＰＥＣＶＤプロセスにより二酸化けい素の層を蒸
着する段階と、 （ニ）ＰＥＣＶＤプロセスによりドープした無定形／多
結晶シリコンの高抵抗の層を蒸着する段階と、 （ホ）（i）前記ドープしたシリコン層に各電気接点の
場所を定める第１のマスク層を形成し、 （ii）このマスク層によって前記ドープしたシリコン層
に金属を付着させ、 （iii）このドープしたシリコン層から前記第１のマス
ク層を除く、 ことにより、前記ドープしたシリコン層に電気接点を付
加する段階と、 （ヘ）選定した前記電気接点間の前記ドープしたシリコ
ン層の部分を、これ等の部分にレーザ・ビームを照射す
ることによりアニールし、前記ドープしたシリコン層を
再結晶させ、存在するドーピング原子を活性化して、前
記ドープしたシリコン層の抵抗を低下させると共に、前
記レーザビームにより所定のパターンに従って１個又は
複数個以上のピエゾ抵抗センサ・ゲージを形成し、前記
ドープしたシリコン層のアニールしない部分が互いに隣
接して形成されたセンサ・ゲージの間の絶縁体として作
用するようにする段階と、 を包含するピエゾ抵抗半導体センサ・ゲージを作る方
法。 - 【請求項１０】 前記窒化けい素層が、約０．５ミクロ
ンの厚さを持ち、二酸化けい素層が約７．０ミクロンの
厚さを持ち、前記ドープした無定形／多結晶シリコン層
が約０．５ミクロンの厚さを持つ、請求項９のピエゾ抵
抗半導体センサ・ゲージを作る方法。 - 【請求項１１】 （i）前記ドープしたシリコン層上に
パッシベーションのための場所を定める第２のマスク層
を形成し、 （ii）ＰＥＣＶＤプロセスにより二酸化けい素の層を蒸
着し、 （iii）前記ドープした半導体層から前記第２のマスク
層を除くことにより、 前記ドープしたシリコン層の頂部にパッシベーション層
を付着させる段階をさらに包含する請求項９のピエゾ抵
抗半導体センサ・ゲージを作る方法。 - 【請求項１２】 （イ）互いに対向する２つの表面を持
ち、これ等の表面のうち第１の表面を、別の層を受け取
るためにラップ仕上げをし、清掃し、乾燥して成る基板
と、 （ロ）この基板の互いに対向する２つの表面のうちの第
１の表面に蒸着した窒化けい素から成る第１の絶縁誘電
体層と、 （ハ）この第１の絶縁誘電体層に蒸着した二酸化けい素
から成る第２の絶縁誘電体層と、 （ニ）この第２の絶縁誘電体層に蒸着した無定形半導体
材料層と、 を備え、 前記半導体材料層が、ドーピング原子でドープされ、蒸
着されたときに高い固有抵抗を持ち、前記半導体材料層
の選定した部分が所定のパターンに従ってレーザ・アニ
ーリング・プロセスの結果として前もって選定した一層
低い固有抵抗を持ち、前記半導体材料層の前記選定した
部分が、ドーピング原子の活性化により前もって選定し
た一層低い固有抵抗に再結晶し、前記パターンに従って
ピエゾ抵抗半導体センサ・ゲージを形成し、前記半導体
材料層の選定しない部分を絶縁体とし、 さらに（ホ）形成したピエゾ抵抗センサ・ゲージに電気
的接続を行う接続手段を備えた、ピエゾ抵抗半導体セン
サ・ゲージ。 - 【請求項１３】 前記第１の絶縁誘電体層を、約０．５
ミクロンの厚さを持つ窒化けい素層により構成し、前記
第２の絶縁誘電体層を、約６．０ミクロンの厚さを持つ
二酸化けい素層により構成した、請求項１２のピエゾ抵
抗半導体センサ・ゲージ。 - 【請求項１４】 前記半導体材料層を、ほう素原子でド
ープされ、約０．５ミクロンの厚さを持つ無定形シリコ
ン層により構成した、請求項１２のピエゾ抵抗半導体セ
ンサ・ゲージ。 - 【請求項１５】 パッシベーション層を、約１．０ミク
ロンの厚さを持つ二酸化けい素層により構成した、請求
項１２のピエゾ抵抗半導体センサ・ゲージ。
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