JPH0520260A - シリアルバス制御方式 - Google Patents

Abstract

(57)【要約】 【構成】 バス制御装置２のリセット制御回路５は、リ
セット信号をシリアルバス１に送出する。サンプル信号
生成回路６，７は、高速や低速のサンプル信号を発生す
る。サンプル信号選択回路８は、当該のサンプル信号を
選択して、シリアルバス１に送出する。データ生成回路
９は、出力データをシリアルバス１に送出する。データ
解析回路１０は、入力データを解析する。バス接続切断
回路１１は、バス接続切断信号をシリアルバス１に送出
する。低速処理装置４のバス接続切断部１２は、バス接
続切断信号をシリアルバス１から受けて、自装置内の各
部をシリアルバス１に接続したり切断したりする制御を
行う。 【効果】 高速処理装置の処理中には、低速処理装置の
シリアルバスへの接続を切断して誤動作を防ぐことによ
り、高速処理装置での高速処理が行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアルバス制御方式に
関し、特にバス制御装置と高速処理装置と低速処理装置
とを同一のシリアルバスに接続する情報処理システムの
シリアルバス制御方式に関する。

【０００２】

【従来の技術】図８は従来のシリアルバス制御方式の一
例を示すブロック図である。従来のシリアルバス制御方
式では、図８に示すように、シリアルバス８１に、バス
制御装置８２と幾つかの高速処理装置８３と幾つかの低
速処理装置８４とが接続されている。そして、バス制御
装置８２は、高速処理装置８３および低速処理装置８４
に共通のサンプル信号を発生する低速サンプル信号生成
回路８５と、当該の高速処理装置８３または低速処理装
置８４に伝える制御内容の出力データを送出するデータ
生成回路８６と、当該の高速処理装置８３または低速処
理装置８４からの入力データを解析するデータ解析回路
８７とを有している。

【０００３】そこで、高速処理装置８３および低速処理
装置８４は、シリアルバス８１上で同一のサンプル信号
と同一の出力データとを共有して、サンプル信号により
出力データが自己に対して有効であることを認識する
と、それぞれのクロックに同期して出力データを取込ん
でいる。このように、バス制御装置８２は、シリアルバ
ス８１に接続された最も低速の低速処理装置８４に合せ
て、低速のサンプル信号および出力データをシリアルバ
ス８１に送出している。

【０００４】

【発明が解決しようとする課題】上述した従来のシリア
ルバス制御方式は、最も低速の低速処理装置の誤動作を
防ぐために、バス制御装置を最も低速の低速処理装置に
合せて動作させているので、１台でも低速処理装置がシ
リアルバスに接続されると、シリアルバス全体の処理速
度を落すことになり、処理時間が長くなるという欠点を
有している。

【０００５】本発明の目的は、高速処理装置に対する処
理中には、低速処理装置のシリアルバスへの接続を切断
して、低速処理装置の誤動作を防ぐことにより、高速処
理装置に対する高速処理を行うことができるシリアルバ
ス制御方式を提供することにある。

【０００６】

【課題を解決するための手段】第１の発明のシリアルバ
ス制御方式は、シリアルバスを制御するバス制御装置
と、高速クロックによる動作が可能な少なくとも１台の
高速処理装置と、低速クロックによる動作を行う少なく
とも１台の低速処理装置とを同一のシリアルバスに接続
する情報処理システムのシリアルバス制御方式におい
て、（Ａ）前記高速処理装置および前記低速処理装置の
それぞれを初期化するためのリセット信号を前記シリア
ルバスに送出するリセット制御回路と、（Ｂ）高速から
低速の複数種類のサンプル信号を発生させるサンプル信
号生成回路と、（Ｃ）前記サンプル信号生成回路の出力
から当該のサンプル信号を選択して、前記シリアルバス
に送出するサンプル信号選択回路と、（Ｄ）当該の前記
高速処理装置または前記低速処理装置に伝える制御内容
の出力データを前記シリアルバスに送出するデータ生成
回路と、（Ｅ）前記データ生成回路の出力データにより
指定された当該の前記高速処理装置または前記低速処理
装置からの入力データを解析するデータ解析回路と、
（Ｆ）前記低速処理装置の各々に対するバス接続切断信
号を前記シリアルバスに送出するバス接続切断回路と、
を前記バス制御装置に備えるとともに、（Ｇ）前記バス
接続切断回路が送出したバス接続切断信号を前記シリア
ルバスから受けて、自装置内の各部を前記シリアルバス
に接続したり切断したりする制御を行うバス接続切断
部、を前記低速処理装置に備えて構成されている。

【０００７】また、第２の発明のシリアルバス制御方式
は、シリアルバスを制御するバス制御装置と、高速クロ
ックによる動作が可能な少なくとも１台の高速処理装置
と、低速クロックによる動作を行う少なくとも１台の低
速処理装置とを同一のシリアルバスに接続する情報処理
システムのシリアルバス制御方式において、（Ａ）前記
高速処理装置および前記低速処理装置のそれぞれを初期
化するためのリセット信号を前記シリアルバスに送出す
るリセット制御回路と、（Ｂ）高速から低速の複数種類
のサンプル信号を発生させるサンプル信号生成回路と、
（Ｃ）前記サンプル信号生成回路の出力から当該のサン
プル信号を選択して、前記シリアルバスに送出するサン
プル信号選択回路と、（Ｄ）前記リセット制御回路のリ
セット信号後に、まず、前記低速処理装置の各々に対す
るバス接続切断信号を含み、その後に、当該の前記高速
処理装置または前記低速処理装置に伝える制御内容を含
む出力データを前記シリアルバスに送出するデータ生成
回路と、（Ｅ）前記データ生成回路の出力データにより
指定された当該の前記高速処理装置または前記低速処理
装置からの入力データを解析するデータ解析回路と、を
前記バス制御装置に備えるとともに、（Ｆ）前記データ
生成回路が送出した出力データに含むバス接続切断信号
を前記シリアルバスから受けて、自装置内の各部を前記
シリアルバスに接続したり切断したりする制御を行うバ
ス接続切断部、を前記低速処理装置に備えて構成されて
いる。

【０００８】一方、第３の発明のシリアルバス制御方式
は、シリアルバスを制御するバス制御装置と、高速クロ
ックによる動作が可能な少なくとも１台の高速処理装置
と、低速クロックによる動作を行う少なくとも１台の低
速処理装置とを同一のシリアルバスに接続する情報処理
システムのシリアルバス制御方式において、（Ａ）前記
高速処理装置および前記低速処理装置のそれぞれを初期
化するためのリセット信号を前記シリアルバスに送出す
るリセット制御回路と、（Ｂ）高速から低速の複数種類
のサンプル信号を発生させるサンプル信号生成回路と、
（Ｃ）前記リセット制御回路のリセット信号後に、ま
ず、前記低速処理装置でのバス接続切断信号の抽出のた
めに、前記サンプル信号生成回路の低速のサンプル信号
を包含する長いサンプル信号を選択して、前記シリアル
バスに送出し、その後に、前記サンプル信号生成回路の
出力から当該のサンプル信号を選択して、前記シリアル
バスに送出するサンプル信号選択回路と、（Ｄ）前記サ
ンプル信号選択回路の出力に同期して、まず、前記低速
処理装置の各々に対するバス接続切断信号を含み、その
後に、当該の前記高速処理装置または前記低速処理装置
に伝える制御内容を含む出力データを前記シリアルバス
に送出するデータ生成回路と、（Ｅ）前記データ生成回
路の出力データにより指定された当該の前記高速処理装
置または前記低速処理装置からの入力データを解析する
データ解析回路と、を前記バス制御装置に備えるととも
に、（Ｆ）前記サンプル信号選択回路が送出した長いサ
ンプル信号により、前記データ生成回路が送出した出力
データに含むバス接続切断信号を前記シリアルバスから
受けて、自装置内の各部を前記シリアルバスに接続した
り切断したりする制御を行うバス接続切断部、を前記低
速処理装置に備えて構成されている。

【０００９】さらに、第４の発明のシリアルバス制御方
式は、シリアルバスを制御するバス制御装置と、高速ク
ロックによる動作が可能な少なくとも１台の高速処理装
置と、低速クロックによる動作を行う少なくとも１台の
低速処理装置とを同一のシリアルバスに接続する情報処
理システムのシリアルバス制御方式において、（Ａ）前
記高速処理装置および前記低速処理装置のそれぞれを初
期化するためのリセット信号を前記シリアルバスに送出
するリセット制御回路と、（Ｂ）高速から低速の複数種
類のサンプル信号を発生させるサンプル信号生成回路
と、（Ｃ）前記サンプル信号生成回路の出力から当該の
サンプル信号を選択して、前記シリアルバスに送出する
サンプル信号選択回路と、（Ｄ）前記リセット制御回路
のリセット信号後に、まず、前記低速処理装置に対する
バスへの接続および切断を指示するバス接続切断コマン
ドを前記高速処理装置に伝える出力データを前記シリア
ルバスに送出し、その後に、当該の前記高速処理装置ま
たは前記低速処理装置に伝える制御内容の出力データを
前記シリアルバスに送出するデータ生成回路と、（Ｅ）
前記データ生成回路の出力データにより指定された当該
の前記高速処理装置または前記低速処理装置からの入力
データを解析するデータ解析回路と、を前記バス制御装
置に備えるとともに、（Ｆ）前記データ生成回路の出力
データに含む前記低速処理装置に対するバス接続切断コ
マンドを受けて、前記低速処理装置にバス接続切断指示
を送るバス接続切断指示部、を前記高速処理装置に備
え、（Ｇ）前記バス接続切断指示部のバス接続切断指示
を受けて、自装置内の各部を前記シリアルバスに接続し
たり切断したりする制御を行うバス接続切断部、を前記
低速処理装置に備えて構成されている。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１１】図１は第１の発明のシリアルバス制御方式
の一実施例を示すブロック図である。そして、図２は第
１の発明のシリアルバス制御方式の動作の一例を示すタ
イムチャートである。

【００１２】図１に示すように、本実施例の情報処理シ
ステムは、シリアルバス１を制御するバス制御装置２
と、図２に示す高速クロックによる動作が可能な高速処
理装置３と、図２に示す低速クロックによる動作を行う
低速処理装置４とを同一のシリアルバス１に接続してい
る。

【００１３】そして、バス制御装置２のリセット制御回
路５は、高速処理装置３および低速処理装置４のそれぞ
れを初期化するための図２に示すリセット信号をシリア
ルバス１に送出している。また、バス制御装置２の高速
サンプル信号生成回路６は、図２の左側部分に示すよう
に、高速処理で、高速のサンプル信号を発生させるとと
もに、バス制御装置２の低速サンプル信号生成回路７
は、図２の右端に示すように、低速処理で、低速のサン
プル信号を発生させている。そして、バス制御装置２の
サンプル信号選択回路８は、高速サンプル信号生成回路
６および低速サンプル信号生成回路７の出力から当該の
サンプル信号を選択して、シリアルバス１に送出してい
る。

【００１４】一方、バス制御装置２のデータ生成回路９
は、当該の高速処理装置３または低速処理装置４に伝え
る制御内容の図２の出力データをシリアルバス１に送出
している。また、バス制御装置２のデータ解析回路１０
は、データ生成回路９の出力データにより指定された当
該の高速処理装置３または低速処理装置４からの入力デ
ータを解析している。そして、バス制御装置２のバス接
続切断回路１１は、低速処理装置４に対するバス接続切
断信号をシリアルバス１に送出している。

【００１５】そこで、低速処理装置４のバス接続切断部
１２は、バス接続切断回路１１が送出したバス接続切断
信号をシリアルバス１から受けて、自装置内の各部をシ
リアルバス１に接続したり切断したりする制御を行って
いる。

【００１６】図３は第２の発明のシリアルバス制御方式
の一実施例を示すブロック図である。そして、図４は第
２の発明のシリアルバス制御方式の動作の一例を示すタ
イムチャートである。

【００１７】図３に示すように、本実施例の情報処理シ
ステムは、シリアルバス３１を制御するバス制御装置３
２と、図４に示す高速クロックによる動作が可能な高速
処理装置３３と、図４に示す低速クロックによる動作を
行う低速処理装置３４とを同一のシリアルバス３１に接
続している。

【００１８】そして、バス制御装置３２のリセット制御
回路３５は、高速処理装置３３および低速処理装置３４
のそれぞれを初期化するための図４に示すリセット信号
をシリアルバス３１に送出している。また、バス制御装
置３２のサンプル信号生成回路３６は、図４の左側部分
に示すように、高速処理で、高速のサンプル信号を発生
させるとともに、図４の右端に示すように、低速処理
で、低速のサンプル信号を発生させている。そして、バ
ス制御装置３２のサンプル信号選択回路３７は、サンプ
ル信号生成回路３６の出力から当該のサンプル信号を選
択して、シリアルバス３１に送出している。

【００１９】一方、バス制御装置３２のデータ生成回路
３８は、リセット制御回路３５のリセット信号後に、ま
ず、低速処理装置３４に対するバス接続切断信号とし
て、切断を示す“０”または接続を示す“１”を含み、
その後に、当該の高速処理装置３３または低速処理装置
３４に伝える制御内容を含む図４の出力データをシリア
ルバス３１に送出している。また、バス制御装置３２の
データ解析回路３９は、データ生成回路３８の出力デー
タにより指定された当該の高速処理装置３３または低速
処理装置３４からの入力データを解析している。

【００２０】そこで、低速処理装置４のバス接続切断部
４０は、データ生成回路３８が送出した出力データに含
むバス接続切断信号をシリアルバス３１から受けて、自
装置内の各部をシリアルバス３１に接続したり切断した
りする制御を行っている。

【００２１】なお、第２の発明のシリアルバス制御方式
は、第１の発明のシリアルバス制御方式に比べて、シリ
アルバス上での特別のバス接続切断信号線を用いないの
で、シリアルバス３１の信号線を減らすことができる。

【００２２】図５は第３の発明のシリアルバス制御方式
の動作の一例を示すタイムチャートである。

【００２３】第３の発明のシリアルバス制御方式は、図
５に示すように、第２の発明のシリアルバス制御方式と
同様な動作を行うが、第２の発明と異なって、バス制御
装置のサンプル信号選択回路は、リセット制御回路のリ
セット信号後に、まず、低速処理装置でのバス接続切断
信号の抽出のために、サンプル信号生成回路の低速のサ
ンプル信号を包含する図５に示す長いサンプル信号を選
択して、シリアルバスに送出し、その後に、サンプル信
号生成回路の出力から当該のサンプル信号を選択して、
シリアルバスに送出している。

【００２４】そこで、低速処理装置のバス接続切断部
は、サンプル信号選択回路が送出した長いサンプル信号
により、データ生成回路が送出した図５に示す出力デー
タに含むバス接続切断信号をシリアルバスから受けて、
自装置内の各部をシリアルバスに接続したり切断したり
する制御を行っている。

【００２５】図６は第４の発明のシリアルバス制御方式
の一実施例の主要部を示すブロック図である。また、図
７は第４の発明のシリアルバス制御方式の動作の一例を
示すタイムチャートである。

【００２６】第４の発明のシリアルバス制御方式は、第
２の発明のシリアルバス制御方式と同様な動作を行う
が、第２の発明と異なって、バス制御装置のデータ生成
回路は、リセット制御回路のリセット信号後に、図６に
示すように、まず、低速処理装置に対するバスへの接続
および切断を指示するバス接続切断コマンドを高速処理
装置６２に伝える図７の出力データをシリアルバス６１
に送出し、その後に、当該の高速処理装置６２または低
速処理装置６３に伝える制御内容の出力データをシリア
ルバス６１に送出している。

【００２７】そこで、高速処理装置６２のバス接続切断
指示部６４は、データ生成回路の出力データに含む低速
処理装置６３に対するバス接続切断コマンドを受けて、
低速処理装置６３にバス接続切断指示を送っている。

【００２８】そして、低速処理装置６３のバス接続切断
部６５は、バス接続切断指示部６４のバス接続切断指示
を受けて、自装置内の各部をシリアルバス６１に接続し
たり切断したりする制御を行っている。

【００２９】

【発明の効果】以上説明したように、本発明のシリアル
バス制御方式は、高速処理装置に対する処理中には、低
速処理装置のシリアルバスへの接続を切断して、低速処
理装置の誤動作を防ぐことにより、高速処理装置に対す
る高速処理を行うことができるという効果を有してい
る。

【図面の簡単な説明】

【図１】第１の発明のシリアルバス制御方式の一実施例
を示すブロック図である。

【図２】第１の発明のシリアルバス制御方式の動作の一
例を示すタイムチャートである。

【図３】第２の発明のシリアルバス制御方式の一実施例
を示すブロック図である。

【図４】第２の発明のシリアルバス制御方式の動作の一
例を示すタイムチャートである。

【図５】第３の発明のシリアルバス制御方式の動作の一
例を示すタイムチャートである。

【図６】第４の発明のシリアルバス制御方式の一実施例
の主要部を示すブロック図である。

【図７】第４の発明のシリアルバス制御方式の動作の一
例を示すタイムチャートである。

【図８】従来のシリアルバス制御方式の一例を示すブロ
ック図である。

【符号の説明】

１，３１，６１，８１ シリアルバス ２，３２，８２ バス制御装置 ３，３３，６２，８３ 高速処理装置 ４，３４，６３，８４ 低速処理装置 ５，３５ リセット制御回路 ６ 高速サンプル信号生成回路 ７，８５ 低速サンプル信号生成回路 ８，３７ サンプル信号選択回路 ９，３８，８６ データ生成回路 １０，３９，８７ データ解析回路 １１ バス接続切断回路 １２，４０，６５ バス接続切断部 ３６ サンプル信号生成回路 ６４ バス接続切断指示部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリアルバスを制御するバス制御装置
   と、高速クロックによる動作が可能な少なくとも１台の
   高速処理装置と、低速クロックによる動作を行う少なく
   とも１台の低速処理装置とを同一のシリアルバスに接続
   する情報処理システムのシリアルバス制御方式におい
   て、 （Ａ）前記高速処理装置および前記低速処理装置のそれ
   ぞれを初期化するためのリセット信号を前記シリアルバ
   スに送出するリセット制御回路と、 （Ｂ）高速から低速の複数種類のサンプル信号を発生さ
   せるサンプル信号生成回路と、 （Ｃ）前記サンプル信号生成回路の出力から当該のサン
   プル信号を選択して、前記シリアルバスに送出するサン
   プル信号選択回路と、 （Ｄ）当該の前記高速処理装置または前記低速処理装置
   に伝える制御内容の出力データを前記シリアルバスに送
   出するデータ生成回路と、 （Ｅ）前記データ生成回路の出力データにより指定され
   た当該の前記高速処理装置または前記低速処理装置から
   の入力データを解析するデータ解析回路と、 （Ｆ）前記低速処理装置の各々に対するバス接続切断信
   号を前記シリアルバスに送出するバス接続切断回路と、
   を前記バス制御装置に備えるとともに、 （Ｇ）前記バス接続切断回路が送出したバス接続切断信
   号を前記シリアルバスから受けて、自装置内の各部を前
   記シリアルバスに接続したり切断したりする制御を行う
   バス接続切断部、を前記低速処理装置に備えることを特
   徴とするシリアルバス制御方式。
2. 【請求項２】 シリアルバスを制御するバス制御装置
   と、高速クロックによる動作が可能な少なくとも１台の
   高速処理装置と、低速クロックによる動作を行う少なく
   とも１台の低速処理装置とを同一のシリアルバスに接続
   する情報処理システムのシリアルバス制御方式におい
   て、 （Ａ）前記高速処理装置および前記低速処理装置のそれ
   ぞれを初期化するためのリセット信号を前記シリアルバ
   スに送出するリセット制御回路と、 （Ｂ）高速から低速の複数種類のサンプル信号を発生さ
   せるサンプル信号生成回路と、 （Ｃ）前記サンプル信号生成回路の出力から当該のサン
   プル信号を選択して、前記シリアルバスに送出するサン
   プル信号選択回路と、 （Ｄ）前記リセット制御回路のリセット信号後に、ま
   ず、前記低速処理装置の各々に対するバス接続切断信号
   を含み、その後に、当該の前記高速処理装置または前記
   低速処理装置に伝える制御内容を含む出力データを前記
   シリアルバスに送出するデータ生成回路と、 （Ｅ）前記データ生成回路の出力データにより指定され
   た当該の前記高速処理装置または前記低速処理装置から
   の入力データを解析するデータ解析回路と、を前記バス
   制御装置に備えるとともに、 （Ｆ）前記データ生成回路が送出した出力データに含む
   バス接続切断信号を前記シリアルバスから受けて、自装
   置内の各部を前記シリアルバスに接続したり切断したり
   する制御を行うバス接続切断部、を前記低速処理装置に
   備えることを特徴とするシリアルバス制御方式。
3. 【請求項３】 シリアルバスを制御するバス制御装置
   と、高速クロックによる動作が可能な少なくとも１台の
   高速処理装置と、低速クロックによる動作を行う少なく
   とも１台の低速処理装置とを同一のシリアルバスに接続
   する情報処理システムのシリアルバス制御方式におい
   て、 （Ａ）前記高速処理装置および前記低速処理装置のそれ
   ぞれを初期化するためのリセット信号を前記シリアルバ
   スに送出するリセット制御回路と、 （Ｂ）高速から低速の複数種類のサンプル信号を発生さ
   せるサンプル信号生成回路と、 （Ｃ）前記リセット制御回路のリセット信号後に、ま
   ず、前記低速処理装置でのバス接続切断信号の抽出のた
   めに、前記サンプル信号生成回路の低速のサンプル信号
   を包含する長いサンプル信号を選択して、前記シリアル
   バスに送出し、その後に、前記サンプル信号生成回路の
   出力から当該のサンプル信号を選択して、前記シリアル
   バスに送出するサンプル信号選択回路と、 （Ｄ）前記サンプル信号選択回路の出力に同期して、ま
   ず、前記低速処理装置の各々に対するバス接続切断信号
   を含み、その後に、当該の前記高速処理装置または前記
   低速処理装置に伝える制御内容を含む出力データを前記
   シリアルバスに送出するデータ生成回路と、 （Ｅ）前記データ生成回路の出力データにより指定され
   た当該の前記高速処理装置または前記低速処理装置から
   の入力データを解析するデータ解析回路と、を前記バス
   制御装置に備えるとともに、 （Ｆ）前記サンプル信号選択回路が送出した長いサンプ
   ル信号により、前記データ生成回路が送出した出力デー
   タに含むバス接続切断信号を前記シリアルバスから受け
   て、自装置内の各部を前記シリアルバスに接続したり切
   断したりする制御を行うバス接続切断部、を前記低速処
   理装置に備えることを特徴とするシリアルバス制御方
   式。
4. 【請求項４】 シリアルバスを制御するバス制御装置
   と、高速クロックによる動作が可能な少なくとも１台の
   高速処理装置と、低速クロックによる動作を行う少なく
   とも１台の低速処理装置とを同一のシリアルバスに接続
   する情報処理システムのシリアルバス制御方式におい
   て、 （Ａ）前記高速処理装置および前記低速処理装置のそれ
   ぞれを初期化するためのリセット信号を前記シリアルバ
   スに送出するリセット制御回路と、 （Ｂ）高速から低速の複数種類のサンプル信号を発生さ
   せるサンプル信号生成回路と、 （Ｃ）前記サンプル信号生成回路の出力から当該のサン
   プル信号を選択して、前記シリアルバスに送出するサン
   プル信号選択回路と、 （Ｄ）前記リセット制御回路のリセット信号後に、ま
   ず、前記低速処理装置に対するバスへの接続および切断
   を指示するバス接続切断コマンドを前記高速処理装置に
   伝える出力データを前記シリアルバスに送出し、その後
   に、当該の前記高速処理装置または前記低速処理装置に
   伝える制御内容の出力データを前記シリアルバスに送出
   するデータ生成回路と、 （Ｅ）前記データ生成回路の出力データにより指定され
   た当該の前記高速処理装置または前記低速処理装置から
   の入力データを解析するデータ解析回路と、を前記バス
   制御装置に備えるとともに、 （Ｆ）前記データ生成回路の出力データに含む前記低速
   処理装置に対するバス接続切断コマンドを受けて、前記
   低速処理装置にバス接続切断指示を送るバス接続切断指
   示部、を前記高速処理装置に備え、 （Ｇ）前記バス接続切断指示部のバス接続切断指示を受
   けて、自装置内の各部を前記シリアルバスに接続したり
   切断したりする制御を行うバス接続切断部、を前記低速
   処理装置に備えることを特徴とするシリアルバス制御方
   式。