JPH05134975A - 情報処理システム - Google Patents

Abstract

(57)【要約】 【目的】 高速シリアルバスに接続された高速処理装置
と高速処理装置を介して高速シリアルバスに接続された
低速処理装置において、高速処理中に低速処理装置の誤
動作による影響を防止し高速処理を行う。 【構成】 シリアルバスを制御するためのバス制御装置
と、高速処理装置が高速シリアルバスに接続され、高速
処理装置を介して高速シリアルバスに接続された低速処
理装置から構成され、バス制御装置はデータ送出手段を
有し、低速処理装置は前記データ送出手段の出力を解析
することにより自ら切断接続を行うための低速シリアル
バス切断接続手段を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理システムに関
し、特にその高速処理に関する。

【０００２】

【従来の技術】図７は情報処理システムの従来例の全体
ブロック図を示す。

【０００３】シリアルバスを制御するためのバス制御装
置と、高速クロックにより処理可能な複数台の高速処理
装置とが高速クロックで動作する高速シリアルバスに接
続され、前記高速処理装置のいずれかを介して高速シリ
アルバスに接続された低速クロックでのみ動作可能な低
速シリアルバスに低速クロックにより処理可能な複数台
の低速処理装置が接続されたシステムにおいて、前記複
数台の高速および低速各処理装置は、サンプル信号によ
り出力データが有効であることを認識すると各々のクロ
ックに同期して出力データを取り込む。この出力データ
を誤りなく取り込むために前記バス制御装置は前記低速
処理装置に合わせてサンプル信号と出力データをバスに
送出していた。

【０００４】

【発明が解決しようとする課題】この従来の情報処理シ
ステムでは、低速処理装置の誤動作を防止するためにバ
ス制御装置は低速処理装置に合わせて処理速度を落とし
てシリアルバスを制御する必要があった。そのため、た
とえ１台でも低速処理装置が低速シリアルバス上に接続
されていると、高速シリアルバスは低速シリアルバスに
合わせて動作する必要があるため、全体の速度処理を落
とすこととなり処理時間が長くなるという欠点があっ
た。

【０００５】本発明の目的は、低速処理装置の誤動作を
防止するため、低速シリアルバス切断接続手段により低
速シリアルバスを切離して、高速処理装置を高速クロッ
クで動作させることにより、効率のよい情報処理システ
ムを提供することにある。

【０００６】

【課題を解決するための手段】本発明の請求項１の情報
処理システムは、高速クロックで動作する高速シリアル
バスと、その高速シリアルバスに接続された高速クロッ
クにより処理可能な複数台の高速処理装置と、それらの
高速処理装置のいずれかを介して高速シリアルバスに接
続された低速クロックでのみ動作可能な低速シリアルバ
スと、その低速シリアルバスに接続された低速クロック
により処理可能な複数台の低速処理装置と、高速シリア
ルバスに接続されたバス制御装置であって、高速処理装
置と低速処理装置とが動作可能な複数のサンプル信号を
発生させるサンプル信号生成回路と、そのサンプル信号
生成回路の出力を選択し高速・低速シリアルバスに送出
するためのサンプル信号選択回路と、高速・低速シリア
ルバスを初期化するためのリセット制御回路と、低速シ
リアルバスの切断接続を制御するためのデータを生成す
るデータ生成回路と、高速・低速シリアルバスにデータ
を送出するデータ送出手段と、高速・低速シリアルバス
からのデータを受信し解析するためのデータ解析回路と
から成るバス制御装置とを有し、低速処理装置は、デー
タ送出手段の出力データを取り込み解析することによ
り、低速シリアルバスの切断接続制御を自ら行うための
低速シリアルバス切断接続手段を備えている。

【０００７】本発明の請求項２の情報処理システムは、
高速クロックで動作する高速シリアルバスと、その高速
シリアルバスに接続された高速クロックにより処理可能
な複数台の高速処理装置と、それらの高速処理装置のい
ずれかを介して高速シリアルバスに接続された低速クロ
ックでのみ動作可能な低速シリアルバスと、その低速シ
リアルバスに接続された低速クロックにより処理可能な
複数台の低速処理装置と、高速シリアルバスに接続され
たバス制御装置であって、高速処理装置と低速処理装置
とが動作可能な複数のサンプル信号を発生させるサンプ
ル信号生成回路と、そのサンプル信号生成回路の出力を
選択し高速・低速シリアルバスに送出するためのサンプ
ル信号選択回路と、高速・低速シリアルバスを初期化す
るためのリセット制御回路と、低速シリアルバスの切断
接続を制御するためのデータを生成するデータ生成回路
と、高速・低速シリアルバスにデータを送出するデータ
送出手段と、高速・低速シリアルバスからのデータを受
信し解析するためのデータ解析回路とから成るバス制御
装置とを有し、データ生成回路はコマンドを用意し、低
速処理装置はそのコマンドを入力して解析することによ
り、低速シリアルバスの切断接続を自ら行う低速シリア
ルバス切断接続手段を備えている。

【０００８】本発明の請求項３の情報処理システムは、
高速クロックで動作する高速シリアルバスと、その高速
シリアルバスに接続された高速クロックにより処理可能
な複数台の高速処理装置と、それらの高速処理装置のい
ずれかを介して高速シリアルバスに接続された低速クロ
ックでのみ動作可能な低速シリアルバスと、その低速シ
リアルバスに接続された低速クロックにより処理可能な
複数台の低速処理装置と、高速シリアルバスに接続され
たバス制御装置であって、高速処理装置と低速処理装置
とが動作可能な複数のサンプル信号を発生させるサンプ
ル信号生成回路と、そのサンプル信号生成回路の出力を
選択し高速・低速シリアルバスに送出するためのサンプ
ル信号選択回路と、高速・低速シリアルバスを初期化す
るためのリセット制御回路と、低速シリアルバスの切断
接続を制御するためのデータを生成するデータ生成回路
と、高速・低速シリアルバスにデータを送出するデータ
送出手段と、高速・低速シリアルバスからのデータを受
信し解析するためのデータ解析回路とから成るバス制御
装置とを有し、データ生成回路はコマンドを用意し、高
速処理装置はそのコマンドを入力して解析することによ
り、低速シリアルバスの切断接続を行う低速シリアルバ
ス切断接続手段を備えている。

【０００９】

【作用】請求項１の発明は、先ず高速シリアルバスに接
続されている高速処理装置と低速処理装置がリセット制
御回路からのリセット信号により初期化され、次にバス
制御装置は、データ転送が高速処理装置か、低速処理装
置かの識別信号を出力データの最初のデータで送出す
る。低速処理装置の低速バス切断接続手段は、低速シリ
アルバス切断接続信号が“切断”の時、自ら高速シリア
ルバスと低速シリアルバスとのインタフェースを切り離
し、低速シリアルバスから切り離された低速処理装置の
誤動作を防止する。また、該信号が“接続”なら高速シ
リアルバスと低速シリアルバスとのインタフェースを接
続しておき低速クロックで動作することにより低速処理
装置の誤動作を防止する。

【００１０】請求項２の発明は、上述した低速シリアル
バス切断接続信号を送出するためバス制御装置のデータ
生成回路において新しいコマンドを用意し、低速処理装
置はそのコマンドを解析することにより低速シリアルバ
スの切断接続を自ら行う。

【００１１】請求項３の発明は、バス制御装置のデータ
生成回路において、新しいコマンドを用意し、高速処理
装置はこのコマンドを解析することにより低速シリアル
バスの切断接続を行う。

【００１２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１３】図１は、請求項１の情報処理システムの一
実施例の全体ブロック図である。

【００１４】高速シリアルバス１は、サンプル信号２、
出力データ３、入力データ４、およびリセット信号５を
伝達する。バス制御装置６は、データ解析回路１０、デ
ータ生成回路１１、データ送出手段１２、サンプル信号
生成回路１３、リセット制御回路１４、およびサンプル
信号選択回路１５からなり、高速シリアルバス１を制御
するためにサンプル信号２、出力データ３、およびリセ
ット信号５を出力し、また入力データ４を入力する。バ
ス制御装置６はまた、高速処理装置７を制御する時、出
力データ３の最初のデータを低速処理装置８の誤動作を
防止するための識別信号として出力する。高速処理装置
７は、高速シリアルバス１に接続され、バス制御装置６
で制御され処理を行うためにサンプル信号２、出力デー
タ３、およびリセット信号５を入力し、入力データ４を
出力する。低速処理装置８は、自装置を低速シリアルバ
ス９から切り離すために低速バス切断接続手段１６を有
し、前記出力データ３の最初のデータで低速シリアルバ
ス９の切断接続を行う。

【００１５】次に、本実施例の動作について説明する。

【００１６】図４は請求項１によるバス制御装置６の処
理タイムチャートを示す。

【００１７】高速クロックと低速クロックは、それぞれ
高速処理装置７と低速処理装置８において使用されるク
ロックでありこれに同期して処理を行う。また、出力デ
ータ３、リセット信号５、バス切断接続信号３と、サン
プル信号２は、高速シリアルバス１の信号であり図１で
説明した通り、バス制御装置６から出力され高速処理装
置７がこれらの信号を入力する。

【００１８】まず、高速処理装置７に対する動作を図１
と合わせて説明する。リセット信号が“１”となると高
速シリアルバス１に接続されている高速処理装置７と低
速処理装置８の初期化を行い次に続く転送に備える。次
に、バス制御装置６は、高速処理装置７か、あるいは低
速処理装置８へのデータ転送かの識別のための出力デー
タ３を送出する。低速処理装置８の低速バス切断接続手
段１６は、識別信号が“０”の時、自ら高速シリアルバ
ス１と低速シリアルバス９とのインタフェースを切り離
す。これにより、低速シリアルバス９から切り離された
低速処理装置８の誤動作を防止し、高速処理装置７に対
して高速クロックで動作させる。また、高速シリアルバ
ス１と低速シリアルバス９とのインタフェースはリセッ
ト信号５により接続される。

【００１９】次に、低速処理装置８に対する動作を説明
する。リセット信号が“１”となると高速処理装置７の
説明と同様に、高速シリアルバス１に接続されている高
速処理装置７と低速処理装置８の初期化を行い、かつ高
速シリアルバス１と低速シリアルバス９とのインタフェ
ースを接続し次に続く転送に備える。次に、バス制御装
置６は高速処理装置７か、あるいは低速処理装置８への
データ転送かの識別のための出力データ３を送出する。
低速処理装置８の低速バス切断接続手段１６は識別信号
が“１”なら高速シリアルバス１と低速シリアルバス９
とのインタフェースを接続したままにしておく。この時
は、低速クロック動作させることにより低速処理装置８
の誤動作を防止する。

【００２０】図２は、請求項２の情報処理システムの一
実施例の全体ブロック図である。高速処理装置２７が高
速シリアルバス２１上にバス切断コマンドを送出すると
低速バス切断接続手段３６がコマンドの解析を行った上
で低速シリアルバス２９の切断を行う。同様に、バス接
続コマンドで低速シリアルバス２９の接続を行う。

【００２１】高速シリアルバス２１は、サンプル信号２
２、出力データ２３、入力データ２４、およびリセット
信号２５を伝達する。バス制御装置２６は、データ解析
回路３０、データ生成回路３１、データ送出手段３２、
サンプル信号生成回路３３、リセット制御回路３４、お
よびサンプル信号選択回路３５からなり、高速シリアル
バス２１を制御するためにサンプル信号２２、出力デー
タ２３、およびリセット信号２５を出力し、また入力デ
ータ２４を入力する。バス制御装置２６はまた、高速処
理装置２７を制御する時、出力データ２３の最初のデー
タを低速処理装置２８の誤動作を防止するための識別信
号として出力する。高速処理装置２７は、高速シリアル
バス２１に接続され、バス制御装置２６で制御され処理
を行うためにサンプル信号２２、出力データ２３、およ
びリセット信号２５を入力し、入力データ２４を出力す
る。低速処理装置２８は、自装置を低速処理シリアルバ
ス２９から切り離すために低速バス切断接続手段３６を
有し、前記出力データ２３の最初のデータで低速シリア
ルバス２９の切断接続を行う。

【００２２】次に、本実施例の動作について説明する。

【００２３】図５は請求項２による低速処理装置２８の
バス切断接続方式のタイムチャートを示す。高速クロッ
ク、低速クロックとリセット信号２５および、サンプル
信号２２はそれぞれ図４に示した信号と同様の動作を行
う。つまり、低速処理装置２８は低速クロックで従来技
術と同様に動作する。また、高速処理装置２７は高速ク
ロックで同様に動作する。通常、シリアルバスは、その
処理内容をコマンドにより規定する。ここで、バス制御
装置２６は低速処理装置２８に対して低速シリアルバス
切断コマンドを新たに用意し、低速処理装置２８の低速
シリアルバス切断接続手段３６で低速シリアルバス切断
コマンドを解析する事により低速シリアルバス２９を切
断する。また、低速シリアルバス切断接続手段３６はコ
マンドの終了時低速シリアルバス２９の接続を行う。こ
れにより、低速処理装置２８の誤動作を防止する。

【００２４】図３は、請求項３の情報処理システムの一
実施例の全体ブロック図である。低速処理装置４８内の
データ解析手段が高速シリアルバス上のコマンドの解析
を行った上で低速シリアルバス４９の切断接続を行う。

【００２５】高速シリアルバス４１は、サンプル信号４
２、出力データ４３、入力データ４４、およびリセット
信号４５を伝達する。バス制御装置４６は、データ解析
回路５０、データ生成回路５１、データ送出手段５２、
サンプル信号生成回路５３、リセット制御回路５４、お
よびサンプル信号選択回路５５からなり、高速シリアル
バス４１を制御するためにサンプル信号４２、出力デー
タ４３、およびリセット信号４５を出力し、また入力デ
ータ４４を入力する。バス制御装置４６はまた、高速処
理装置４７を制御する時、出力データ４３の最初のデー
タを低速処理装置４８の誤動作を防止するための識別信
号として出力し、低速処理装置４８は出力データ４３の
最初のデータで低速シリアルバス４９の切断接続を行
う。高速処理装置４７は、高速シリアルバス４１に接続
され、バス制御装置４６で制御さて処理を行うためにサ
ンプル信号４２、出力データ４３、およびリセット信号
４５を入力し、入力データ４４を出力する。また、低速
シリアルバスを切り離すために低速バス切断接続手段５
６を有する。

【００２６】次に、本実施例の動作について説明する。

【００２７】図６は請求項３による低速処理装置４８の
バス切断接続方式のタイムチャートを示す。高速クロッ
ク、低速クロックとリセット信号４５および、サンプル
信号４２はそれぞれ図４に示した信号と同様の動作を行
う。つまり、低速処理装置４８の動作は低速クロックで
従来技術と同様に動作する。また、高速処理装置４７の
動作は高速クロックで同様に動作する。通常、シリアル
バスは、その処理内容をコマンドにより規定する。ここ
で、バス制御装置４６は低速処理装置４７に対して低速
シリアルバス切断コマンドと低速シリアルバス接続コマ
ンドを新たに用意し、高速処理装置４７の低速シリアル
バス切断接続手段５６で、低速シリアルバス切断コマン
ドと低速シリアルバス接続コマンドを解析する事によ
り、低速シリアルバス４９の切断接続制御を行う。この
処理は、高速クロックで行うために高速動作が可能とな
る。

【００２８】これにより、低速処理装置の誤動作を防止
する。

【００２９】以上、説明を簡潔にするために高速処理装
置と低速処理装置のそれぞれ１台づつが高速シリアルバ
スと低速シリアルバスに構成されたシステムにより説明
したが、複数台接続されたシステムに於いても同様に実
現することができる。

【００３０】

【発明の効果】以上説明したように本発明は、高速処理
装置のみの動作に対しては、低速処理装置を高速シリア
ルバスとは無関係とすることにより低速処理装置の誤動
作を防止して高速処理を行うことができ（請求項１，２
および３）、さらに、少ないハード量の増加のみで高速
処理が可能となり（請求項２および３）、さらに、高速
クロックで動作可能な高速処理装置により低速シリアル
バスの切断接続を制御するために低速シリアルバスの切
断接続に要する処理時間の短縮が図れる（請求項３）の
効果がある。

【図面の簡単な説明】

【図１】本発明の請求項１の一実施例を用いる全体ブロ
ック図を示す。

【図２】本発明の請求項２の一実施例を用いる全体ブロ
ック図を示す。

【図３】本発明の請求項３の一実施例を用いる全体ブロ
ック図を示す。

【図４】本発明の請求項１の一実施例によるタイムチャ
ートを示す。

【図５】本発明の請求項２の一実施例によるタイムチャ
ートを示す。

【図６】本発明の請求項３の一実施例によるタイムチャ
ートを示す。

【図７】従来技術の一実施例を用いる全体ブロック図を
示す。

【符号の説明】

１ 高速シリアルバス ２ サンプル信号 ３ 出力データ ４ 入力データ ５ リセット信号 ６ バス制御装置 ７ 高速処理装置 ８ 低速処理装置 ９ 低速シリアルバス １０ データ解析回路 １１ データ生成回路 １２ データ送出手段 １３ サンプル信号生成回路 １４ リセット制御回路 １５ サンプル信号選択回路 １６ 低速シリアルバス切断接続手段 ２１ 高速シリアルバス ２２ サンプル信号 ２３ 出力データ ２４ 入力データ ２５ リセット信号 ２６ バス制御装置 ２７ 高速処理装置 ２８ 低速処理装置 ２９ 低速シリアルバス ３０ データ解析回路 ３１ データ生成回路 ３２ データ送出手段 ３３ サンプル信号生成回路 ３４ リセット制御回路 ３５ サンプル信号選択回路 ３６ 低速シリアルバス切断接続手段 ４１ 高速シリアルバス ４２ サンプル信号 ４３ 出力データ ４４ 入力データ ４５ リセット信号 ４６ バス制御装置 ４７ 高速処理装置 ４８ 低速処理装置 ４９ 低速シリアルバス ５０ データ解析回路 ５１ データ生成回路 ５２ データ送出手段 ５３ サンプル信号生成回路 ５４ リセット制御回路 ５５ サンプル信号選択回路 ５６ 低速シリアルバス切断接続手段 ６１ 高速シリアルバス ６２ サンプル信号 ６３ 出力データ ６４ 入力データ ６５ リセット信号 ６６ バス制御装置 ６７ 高速処理装置 ６８ 低速処理装置 ６９ 低速シリアルバス ７０ データ解析回路 ７１ データ生成回路 ７２ データ送出手段 ７３ サンプル信号生成回路 ７４ リセット制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 高速クロックで動作する高速シリアルバ
   スと、 前記高速シリアルバスに接続された高速クロックにより
   処理可能な複数台の高速処理装置と、 前記高速処理装置のいずれかを介して高速シリアルバス
   に接続された低速クロックでのみ動作可能な低速シリア
   ルバスと、 前記低速シリアルバスに接続された低速クロックにより
   処理可能な複数台の低速処理装置と、 前記高速シリアルバスに接続されたバス制御装置であっ
   て、前記高速処理装置と前記低速処理装置とが動作可能
   な複数のサンプル信号を発生させるサンプル信号生成回
   路と、前記サンプル信号生成回路の出力を選択し前記高
   速・低速シリアルバスに送出するためのサンプル信号選
   択回路と、前記高速・低速シリアルバスを初期化するた
   めのリセット制御回路と、前記低速シリアルバスの切断
   接続を制御するためのデータを生成するデータ生成回路
   と、前記高速・低速シリアルバスに前記データを送出す
   るデータ送出手段と、前記高速・低速シリアルバスから
   のデータを受信し解析するためのデータ解析回路とから
   成るバス制御装置とを有し、 前記低速処理装置は、前記データ送出手段の出力データ
   を取り込み解析することにより、前記低速シリアルバス
   の切断接続制御を自ら行うための低速シリアルバス切断
   接続手段を有する情報処理システム。
2. 【請求項２】 高速クロックで動作する高速シリアルバ
   スと、 前記高速シリアルバスに接続された高速クロックにより
   処理可能な複数台の高速処理装置と、 前記高速処理装置のいずれかを介して高速シリアルバス
   に接続された低速クロックでのみ動作可能な低速シリア
   ルバスと、 前記低速シリアルバスに接続された低速クロックにより
   処理可能な複数台の低速処理装置と、 前記高速シリアルバスに接続されたバス制御装置であっ
   て、前記高速処理装置と前記低速処理装置とが動作可能
   な複数のサンプル信号を発生させるサンプル信号生成回
   路と、前記サンプル信号生成回路の出力を選択し前記高
   速・低速シリアルバスに送出するためのサンプル信号選
   択回路と、前記高速・低速シリアルバスを初期化するた
   めのリセット制御回路と、前記低速シリアルバスの切断
   接続を制御するためのデータを生成するデータ生成回路
   と、前記高速・低速シリアルバスに前記データを送出す
   るデータ送出手段と、前記高速・低速シリアルバスから
   のデータを受信し解析するためのデータ解析回路とから
   成るバス制御装置とを有し、 前記データ生成回路はコマンドを用意し、前記低速処理
   装置は前記コマンドを入力して解析することにより、前
   記低速シリアルバスの切断接続を自ら行う低速シリアル
   バス切断接続手段を有する情報処理システム。
3. 【請求項３】 高速クロックで動作する高速シリアルバ
   スと、 前記高速シリアルバスに接続された高速クロックにより
   処理可能な複数台の高速処理装置と、 前記高速処理装置のいずれかを介して高速シリアルバス
   に接続された低速クロックでのみ動作可能な低速シリア
   ルバスと、 前記低速シリアルバスに接続された低速クロックにより
   処理可能な複数台の低速処理装置と、 前記高速シリアルバスに接続されたバス制御装置であっ
   て、前記高速処理装置と前記低速処理装置とが動作可能
   な複数のサンプル信号を発生させるサンプル信号生成回
   路と、前記サンプル信号生成回路の出力を選択し前記高
   速・低速シリアルバスに送出するためのサンプル信号選
   択回路と、前記高速・低速シリアルバスを初期化するた
   めのリセット制御回路と、前記低速シリアルバスの切断
   接続を制御するためのデータを生成するデータ生成回路
   と、前記高速・低速シリアルバスに前記データを送出す
   るデータ送出手段と、前記高速・低速シリアルバスから
   のデータを受信し解析するためのデータ解析回路とから
   成るバス制御装置とを有し、 前記データ生成回路はコマンドを用意し、前記高速処理
   装置は前記コマンドを入力して解析することにより、前
   記低速シリアルバスの切断接続を行う低速シリアルバス
   切断接続手段を有する情報処理システム。