JPH05197584A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH05197584A JPH05197584A JP4007757A JP775792A JPH05197584A JP H05197584 A JPH05197584 A JP H05197584A JP 4007757 A JP4007757 A JP 4007757A JP 775792 A JP775792 A JP 775792A JP H05197584 A JPH05197584 A JP H05197584A
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- JP
- Japan
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- switches
- integrated circuit
- cpus
- memory
- interface
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- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 外部インターフェースのビット幅を大きくす
ることなく、複数のＣＰＵを内蔵する装置に対する評価
用の集積回路装置を形成する。 【構成】 データバス７、８とアドレスバス９、１０と
がそれぞれスイッチ１１、１２、１３、１４を通じて外
部インターフェース１５に接続される。またデータバス
７、８とアドレスバス９、１０とがそれぞれスイッチ１
６、１７、１８、１９を通じてプログラムメモリ（ＲＯ
Ｍ）に相当するＲＡＭ３に接続される。さらにＣＰＵ
１、２の制御を行う制御バス２０、２１がそれぞれスイ
ッチ２２、２３を通じて外部インターフェース２４に接
続される。またスイッチ１１、１２、１３、１４、スイ
ッチ１６、１７、１８、１９、スイッチ２２、２３を切
り換え制御するための制御信号路が外部インターフェー
ス２５に接続される。
ることなく、複数のＣＰＵを内蔵する装置に対する評価
用の集積回路装置を形成する。 【構成】 データバス７、８とアドレスバス９、１０と
がそれぞれスイッチ１１、１２、１３、１４を通じて外
部インターフェース１５に接続される。またデータバス
７、８とアドレスバス９、１０とがそれぞれスイッチ１
６、１７、１８、１９を通じてプログラムメモリ（ＲＯ
Ｍ）に相当するＲＡＭ３に接続される。さらにＣＰＵ
１、２の制御を行う制御バス２０、２１がそれぞれスイ
ッチ２２、２３を通じて外部インターフェース２４に接
続される。またスイッチ１１、１２、１３、１４、スイ
ッチ１６、１７、１８、１９、スイッチ２２、２３を切
り換え制御するための制御信号路が外部インターフェー
ス２５に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、開発中のソフトウェア
の評価等に用いられる集積回路装置に関するものであ
る。
の評価等に用いられる集積回路装置に関するものであ
る。
【０００２】
【従来の技術】ＣＰＵとプログラムメモリを集積したマ
イクロコントローラ（ＭＣＵ）において、開発中のソフ
トウェアの評価を行う場合には、インサーキットエミュ
レータ（ＩＣＥ）と呼ばれる装置が利用される。この装
置は、内蔵メモリの代わりにＩＣＥ内のメモリを使用で
きるような外部インターフェースを備えた特殊な集積回
路装置を用いて、プログラムコードの容易な変更や、命
令実行のトレース等を可能にするものである。
イクロコントローラ（ＭＣＵ）において、開発中のソフ
トウェアの評価を行う場合には、インサーキットエミュ
レータ（ＩＣＥ）と呼ばれる装置が利用される。この装
置は、内蔵メモリの代わりにＩＣＥ内のメモリを使用で
きるような外部インターフェースを備えた特殊な集積回
路装置を用いて、プログラムコードの容易な変更や、命
令実行のトレース等を可能にするものである。
【０００３】すなわち図３は一般的なマイクロコントロ
ーラ（ＭＣＵ）３０のブロック図を示す。この図におい
て、ＣＰＵ３１、プログラムメモリ（ＲＯＭ）３２、ワ
ークメモリ（ＲＡＭ）３３及び周辺回路３４が集積され
る。そしてこのＣＰＵ３１と、プログラムメモリ（ＲＯ
Ｍ）３２、ワークメモリ（ＲＡＭ）３３及び周辺回路３
４との間は、互いにデータバス３５とアドレスバス３６
とで接続される。
ーラ（ＭＣＵ）３０のブロック図を示す。この図におい
て、ＣＰＵ３１、プログラムメモリ（ＲＯＭ）３２、ワ
ークメモリ（ＲＡＭ）３３及び周辺回路３４が集積され
る。そしてこのＣＰＵ３１と、プログラムメモリ（ＲＯ
Ｍ）３２、ワークメモリ（ＲＡＭ）３３及び周辺回路３
４との間は、互いにデータバス３５とアドレスバス３６
とで接続される。
【０００４】このようなマイクロコントローラ（ＭＣ
Ｕ）３０に対して、上述の評価用の集積回路装置４０
は、例えば図４のように構成される。図において、ＣＰ
Ｕ４１、ワークメモリ（ＲＡＭ）４２及び周辺回路４３
が集積される。そしてこのＣＰＵ４１と、ワークメモリ
（ＲＡＭ）４２及び周辺回路４３との間が、互いにデー
タバス４４とアドレスバス４５とで接続される。それと
共に、データバス４４とアドレスバス４５、それにＣＰ
Ｕ４１の制御を行う制御バス４６が外部インターフェー
ス４７に接続される。
Ｕ）３０に対して、上述の評価用の集積回路装置４０
は、例えば図４のように構成される。図において、ＣＰ
Ｕ４１、ワークメモリ（ＲＡＭ）４２及び周辺回路４３
が集積される。そしてこのＣＰＵ４１と、ワークメモリ
（ＲＡＭ）４２及び周辺回路４３との間が、互いにデー
タバス４４とアドレスバス４５とで接続される。それと
共に、データバス４４とアドレスバス４５、それにＣＰ
Ｕ４１の制御を行う制御バス４６が外部インターフェー
ス４７に接続される。
【０００５】そこでこの外部インターフェース４７にイ
ンサーキットエミュレータ（ＩＣＥ）を接続することに
よって、上述のプログラムメモリ（ＲＯＭ）３２に代わ
ってインサーキットエミュレータ（ＩＣＥ）内のメモリ
等が接続されることになり、このメモリ等に開発中のソ
フトウェアを設けることによって、その評価を行うと共
に、プログラムコードの容易な変更や、命令実行のトレ
ース等を可能にすることができる。
ンサーキットエミュレータ（ＩＣＥ）を接続することに
よって、上述のプログラムメモリ（ＲＯＭ）３２に代わ
ってインサーキットエミュレータ（ＩＣＥ）内のメモリ
等が接続されることになり、このメモリ等に開発中のソ
フトウェアを設けることによって、その評価を行うと共
に、プログラムコードの容易な変更や、命令実行のトレ
ース等を可能にすることができる。
【０００６】ところで上述のマイクロコントローラ（Ｍ
ＣＵ）において、複数のＣＰＵを内蔵する装置が実施さ
れている。すなわち図５はそのようなマイクロコントロ
ーラ（ＭＣＵ）５０のブロック図を示す。この図におい
て、ＣＰＵ５１と５２が設けられる。またプログラムメ
モリ（ＲＯＭ）５３、ワークメモリ（ＲＡＭ）５４及び
周辺回路５５、５６が設けられる。そして上述のＣＰＵ
５１、５２とこれらのプログラムメモリ（ＲＯＭ）５
３、ワークメモリ（ＲＡＭ）５４及び周辺回路５５、５
６との間が、それぞれデータバス５７、５８とアドレス
バス５９、６０とで接続される。
ＣＵ）において、複数のＣＰＵを内蔵する装置が実施さ
れている。すなわち図５はそのようなマイクロコントロ
ーラ（ＭＣＵ）５０のブロック図を示す。この図におい
て、ＣＰＵ５１と５２が設けられる。またプログラムメ
モリ（ＲＯＭ）５３、ワークメモリ（ＲＡＭ）５４及び
周辺回路５５、５６が設けられる。そして上述のＣＰＵ
５１、５２とこれらのプログラムメモリ（ＲＯＭ）５
３、ワークメモリ（ＲＡＭ）５４及び周辺回路５５、５
６との間が、それぞれデータバス５７、５８とアドレス
バス５９、６０とで接続される。
【０００７】ところがこのような装置において、上述の
評価用の集積回路装置を形成しようとすると、データバ
ス５７、５８とアドレスバス５９、６０、それにＣＰＵ
５１と５２の制御を行う制御バスに接続される外部イン
ターフェースのビット幅が、上述の単一のＣＰＵ４１の
場合に比べて２倍必要になり、大きなインターフェース
装置を設ける必要が生じる。
評価用の集積回路装置を形成しようとすると、データバ
ス５７、５８とアドレスバス５９、６０、それにＣＰＵ
５１と５２の制御を行う制御バスに接続される外部イン
ターフェースのビット幅が、上述の単一のＣＰＵ４１の
場合に比べて２倍必要になり、大きなインターフェース
装置を設ける必要が生じる。
【０００８】しかしながら上述の評価用の集積回路装置
は、例えば製品と同等に構成された装置に実装されて評
価が行われる場合があり、その場合にはマイクロコント
ローラ（ＭＣＵ）を構成するＬＳＩと同じ大きさに形成
される必要がある。その場合に、インターフェース装置
は例えばＬＳＩの上面に設けられるが、ここにはあまり
大きなインターフェース装置を設けることはできず、こ
のため実現が困難なものであった。
は、例えば製品と同等に構成された装置に実装されて評
価が行われる場合があり、その場合にはマイクロコント
ローラ（ＭＣＵ）を構成するＬＳＩと同じ大きさに形成
される必要がある。その場合に、インターフェース装置
は例えばＬＳＩの上面に設けられるが、ここにはあまり
大きなインターフェース装置を設けることはできず、こ
のため実現が困難なものであった。
【０００９】
【発明が解決しようとする課題】解決しようとする問題
点は、複数のＣＰＵを内蔵する装置に対して評価用の集
積回路装置を形成しようとすると、大きなインターフェ
ース装置を設ける必要が生じ、実現が困難になるという
ものである。
点は、複数のＣＰＵを内蔵する装置に対して評価用の集
積回路装置を形成しようとすると、大きなインターフェ
ース装置を設ける必要が生じ、実現が困難になるという
ものである。
【００１０】
【課題を解決するための手段】本発明は、複数のＣＰＵ
１、２を内蔵し、この複数のＣＰＵにてアクセスされる
メモリ（プログラムメモリ（ＲＯＭ）に相当するＲＡＭ
（ＥＰＲＯＭ、ＥＥＰＲＯＭ）３）と、このメモリを外
部から制御するための第１のインターフェース（外部イ
ンターフェース１５）と、上記複数のＣＰＵを外部から
制御するための第２のインターフェース（外部インター
フェース２４）とを備えると共に、上記メモリをアクセ
スするか上記第１のインターフェースを通じて外部のメ
モリをアクセスするかを上記複数のＣＰＵごとに切り換
える第１の切り換え手段（スイッチ１１、１２、１３、
１４、スイッチ１６、１７、１８、１９）と、上記第２
のインターフェースによる上記複数のＣＰＵの制御を可
能にするか禁止するかを切り換える第２の切り換え手段
（スイッチ２２、２３）とを設け、これらの第１及び第
２の切り換え手段を外部（外部インターフェース２５）
から制御できるようにしたことを特徴とする集積回路装
置である。
１、２を内蔵し、この複数のＣＰＵにてアクセスされる
メモリ（プログラムメモリ（ＲＯＭ）に相当するＲＡＭ
（ＥＰＲＯＭ、ＥＥＰＲＯＭ）３）と、このメモリを外
部から制御するための第１のインターフェース（外部イ
ンターフェース１５）と、上記複数のＣＰＵを外部から
制御するための第２のインターフェース（外部インター
フェース２４）とを備えると共に、上記メモリをアクセ
スするか上記第１のインターフェースを通じて外部のメ
モリをアクセスするかを上記複数のＣＰＵごとに切り換
える第１の切り換え手段（スイッチ１１、１２、１３、
１４、スイッチ１６、１７、１８、１９）と、上記第２
のインターフェースによる上記複数のＣＰＵの制御を可
能にするか禁止するかを切り換える第２の切り換え手段
（スイッチ２２、２３）とを設け、これらの第１及び第
２の切り換え手段を外部（外部インターフェース２５）
から制御できるようにしたことを特徴とする集積回路装
置である。
【００１１】
【作用】これによれば、外部インターフェースのビット
幅を大きくすることなく、複数のＣＰＵを内蔵する装置
に対する評価用の集積回路装置を形成することができ
る。
幅を大きくすることなく、複数のＣＰＵを内蔵する装置
に対する評価用の集積回路装置を形成することができ
る。
【００１２】
【実施例】図１は本発明による集積回路装置１００の構
成を示す。この図において、ＣＰＵ１と２が設けられ
る。またプログラムメモリ（ＲＯＭ）に相当するＲＡＭ
（ＥＰＲＯＭ、ＥＥＰＲＯＭ）３、ワークメモリ（ＲＡ
Ｍ）４及び周辺回路５、６が設けられる。そしてＣＰＵ
１、２とこれらのＲＡＭ３、ワークメモリ（ＲＡＭ）４
及び周辺回路５、６との間が、それぞれデータバス７、
８とアドレスバス９、１０とで接続される。
成を示す。この図において、ＣＰＵ１と２が設けられ
る。またプログラムメモリ（ＲＯＭ）に相当するＲＡＭ
（ＥＰＲＯＭ、ＥＥＰＲＯＭ）３、ワークメモリ（ＲＡ
Ｍ）４及び周辺回路５、６が設けられる。そしてＣＰＵ
１、２とこれらのＲＡＭ３、ワークメモリ（ＲＡＭ）４
及び周辺回路５、６との間が、それぞれデータバス７、
８とアドレスバス９、１０とで接続される。
【００１３】このデータバス７、８とアドレスバス９、
１０とがそれぞれスイッチ１１、１２、１３、１４を通
じて外部インターフェース１５に接続される。またデー
タバス７、８とアドレスバス９、１０とがそれぞれスイ
ッチ１６、１７、１８、１９を通じてプログラムメモリ
（ＲＯＭ）に相当するＲＡＭ３に接続される。さらにＣ
ＰＵ１、２の制御を行う制御バス２０、２１がそれぞれ
スイッチ２２、２３を通じて外部インターフェース２４
に接続される。ここで外部インターフェース１５及び２
４のビット幅はデータバス７、８、アドレスバス９、１
０及びＣＰＵ１、２の一方に対応していればよく、ビッ
ト幅は単一のＣＰＵの場合と同等である。
１０とがそれぞれスイッチ１１、１２、１３、１４を通
じて外部インターフェース１５に接続される。またデー
タバス７、８とアドレスバス９、１０とがそれぞれスイ
ッチ１６、１７、１８、１９を通じてプログラムメモリ
（ＲＯＭ）に相当するＲＡＭ３に接続される。さらにＣ
ＰＵ１、２の制御を行う制御バス２０、２１がそれぞれ
スイッチ２２、２３を通じて外部インターフェース２４
に接続される。ここで外部インターフェース１５及び２
４のビット幅はデータバス７、８、アドレスバス９、１
０及びＣＰＵ１、２の一方に対応していればよく、ビッ
ト幅は単一のＣＰＵの場合と同等である。
【００１４】これに対してスイッチ１１、１２、１３、
１４、スイッチ１６、１７、１８、１９、スイッチ２
２、２３を切り換え制御するための制御信号路が外部イ
ンターフェース２５に接続される。そしてこの場合に、
スイッチ１１、１２、１３、１４、スイッチ１６、１
７、１８、１９、スイッチ２２、２３の切り換えが、例
えば図２に示すように行われる。
１４、スイッチ１６、１７、１８、１９、スイッチ２
２、２３を切り換え制御するための制御信号路が外部イ
ンターフェース２５に接続される。そしてこの場合に、
スイッチ１１、１２、１３、１４、スイッチ１６、１
７、１８、１９、スイッチ２２、２３の切り換えが、例
えば図２に示すように行われる。
【００１５】すなわち図において、状態１はＣＰＵ１、
２を共に内蔵のプログラムメモリ（ＲＯＭ）に相当する
ＲＡＭ３で駆動する場合である。また状態２はＣＰＵ１
をインサーキットエミュレータ（ＩＣＥ）内のメモリ等
で駆動し、ＣＰＵ２を内蔵のプログラムメモリ（ＲＯ
Ｍ）に相当するＲＡＭ３で駆動する場合である。さらに
状態３はＣＰＵ１を内蔵のプログラムメモリ（ＲＯＭ）
に相当するＲＡＭ３で駆動し、ＣＰＵ２をインサーキッ
トエミュレータ（ＩＣＥ）内のメモリ等で駆動する場合
である。
２を共に内蔵のプログラムメモリ（ＲＯＭ）に相当する
ＲＡＭ３で駆動する場合である。また状態２はＣＰＵ１
をインサーキットエミュレータ（ＩＣＥ）内のメモリ等
で駆動し、ＣＰＵ２を内蔵のプログラムメモリ（ＲＯ
Ｍ）に相当するＲＡＭ３で駆動する場合である。さらに
状態３はＣＰＵ１を内蔵のプログラムメモリ（ＲＯＭ）
に相当するＲＡＭ３で駆動し、ＣＰＵ２をインサーキッ
トエミュレータ（ＩＣＥ）内のメモリ等で駆動する場合
である。
【００１６】そしてこれらの各状態１〜３に対して、ス
イッチ１１、１２、１３、１４、スイッチ１６、１７、
１８、１９、スイッチ２２、２３の切り換えは、図示の
ように行われる。ここでスイッチ１１と１３、１２と１
４、１６と１８、１７と１９はそれぞれ連動して切り換
えられる。従ってこの装置において、外部インターフェ
ース２５に接続される制御信号路の数は６本で、インタ
ーフェースされるビット数は６ビットである。
イッチ１１、１２、１３、１４、スイッチ１６、１７、
１８、１９、スイッチ２２、２３の切り換えは、図示の
ように行われる。ここでスイッチ１１と１３、１２と１
４、１６と１８、１７と１９はそれぞれ連動して切り換
えられる。従ってこの装置において、外部インターフェ
ース２５に接続される制御信号路の数は６本で、インタ
ーフェースされるビット数は６ビットである。
【００１７】すなわちこの装置において、スイッチの切
り換えのための６ビットを設けるだけで、外部インター
フェース１５及び２４のビット幅を単一のＣＰＵの場合
と同等にすることができる。なお例えばデータバスのビ
ット幅は８ビット、アドレスバスのビット幅は１６ビッ
ト、制御バスのビット幅は８ビットであり、合計は３２
ビットである。これに対してスイッチの切り換えのため
の６ビットを設けるだけでこれらが２倍になるのを回避
することができる。
り換えのための６ビットを設けるだけで、外部インター
フェース１５及び２４のビット幅を単一のＣＰＵの場合
と同等にすることができる。なお例えばデータバスのビ
ット幅は８ビット、アドレスバスのビット幅は１６ビッ
ト、制御バスのビット幅は８ビットであり、合計は３２
ビットである。これに対してスイッチの切り換えのため
の６ビットを設けるだけでこれらが２倍になるのを回避
することができる。
【００１８】こうして上述の装置によれば、外部インタ
ーフェース１５、２４のビット幅を大きくすることな
く、複数のＣＰＵ１、２を内蔵する装置に対する評価用
の集積回路装置を形成することができるものである。
ーフェース１５、２４のビット幅を大きくすることな
く、複数のＣＰＵ１、２を内蔵する装置に対する評価用
の集積回路装置を形成することができるものである。
【００１９】なお上述の装置において、スイッチ１１、
１３と１６、１８、またスイッチ１２、１４と１７、１
９はそれぞれ反転して切り換えられている。そこで装置
内に切り換え信号の反転手段を設けることによって、こ
れらのインターフェースを２ビットで行うことができる
ようになる。この他にも組合せが決められる場合には、
装置内にデコード手段を設けることによって、これらの
インターフェースのビットを削減することができる。
１３と１６、１８、またスイッチ１２、１４と１７、１
９はそれぞれ反転して切り換えられている。そこで装置
内に切り換え信号の反転手段を設けることによって、こ
れらのインターフェースを２ビットで行うことができる
ようになる。この他にも組合せが決められる場合には、
装置内にデコード手段を設けることによって、これらの
インターフェースのビットを削減することができる。
【００２０】さらに上述の装置において、内蔵されるＣ
ＰＵの数は３以上でもよい。その場合にはスイッチの切
り換え信号のインターフェースのビット数は増すことに
なるが、外部インターフェース１５、２４のビット幅は
大きくならず、全体のインターフェースのビット幅を小
さくすることができる。
ＰＵの数は３以上でもよい。その場合にはスイッチの切
り換え信号のインターフェースのビット数は増すことに
なるが、外部インターフェース１５、２４のビット幅は
大きくならず、全体のインターフェースのビット幅を小
さくすることができる。
【００２１】
【発明の効果】この発明によれば、外部インターフェー
スのビット幅を大きくすることなく、複数のＣＰＵを内
蔵する装置に対する評価用の集積回路装置を形成するこ
とができるようになった。
スのビット幅を大きくすることなく、複数のＣＰＵを内
蔵する装置に対する評価用の集積回路装置を形成するこ
とができるようになった。
【図１】本発明による集積回路装置の一例の構成図であ
る。
る。
【図２】その動作を説明するための表図である。
【図３】単一のＣＰＵを内蔵するマイクロコントローラ
（ＭＣＵ）の構成図である。
（ＭＣＵ）の構成図である。
【図４】従来の集積回路装置の構成図である。
【図５】複数のＣＰＵを内蔵するマイクロコントローラ
（ＭＣＵ）の構成図である。
（ＭＣＵ）の構成図である。
１、２ ＣＰＵ ３ プログラムメモリ（ＲＯＭ）に相当するＲＡＭ ４ ワークメモリ（ＲＡＭ） ５、６ 周辺回路 ７、８ データバス ９、１０ アドレスバス １１、１２、１３、１４、１６、１７、１８、１９、２
２、２３ スイッチ １５、２４、２５ 外部インターフェース ２０、２１ 制御バス １００ 集積回路装置
２、２３ スイッチ １５、２４、２５ 外部インターフェース ２０、２１ 制御バス １００ 集積回路装置
Claims (1)
- 【請求項１】 複数のＣＰＵを内蔵し、 この複数のＣＰＵにてアクセスされるメモリと、このメ
モリを外部から制御するための第１のインターフェース
と、上記複数のＣＰＵを外部から制御するための第２の
インターフェースとを備えると共に、 上記メモリをアクセスするか上記第１のインターフェー
スを通じて外部のメモリをアクセスするかを上記複数の
ＣＰＵごとに切り換える第１の切り換え手段と、上記第
２のインターフェースによる上記複数のＣＰＵの制御を
可能にするか禁止するかを切り換える第２の切り換え手
段とを設け、 これらの第１及び第２の切り換え手段を外部から制御で
きるようにしたことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04007757A JP3128917B2 (ja) | 1992-01-20 | 1992-01-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04007757A JP3128917B2 (ja) | 1992-01-20 | 1992-01-20 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05197584A true JPH05197584A (ja) | 1993-08-06 |
| JP3128917B2 JP3128917B2 (ja) | 2001-01-29 |
Family
ID=11674571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04007757A Expired - Fee Related JP3128917B2 (ja) | 1992-01-20 | 1992-01-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128917B2 (ja) |
-
1992
- 1992-01-20 JP JP04007757A patent/JP3128917B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3128917B2 (ja) | 2001-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |