JPH05190858A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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-
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Abstract
(57)【要約】
【目的】 例えば15ボルト以上のような高いドレインバ
イアス電圧で作動させる場合における薄膜トランジスタ
（ＴＦＴ）のオフ状態漏れ電流、しきい値電圧及びオン
状態電流の劣化を低減させる。 【構成】 ＴＦＴチャネルを形成する半導体薄膜２上の
中間低ドープ層56の一部分の上に高ドープ半導体電極層
56としてドレイン６を形成する。ドレイン電極層56をト
ランジスタチャネルから横方向に離間させる。電極層56
によってオーバラップされず、ゲート４によって変調も
されない中間層55の領域Ａをドレイン電極層56からゲー
ト４の方へと延在させて、前記横方向に離間させる個所
の少なくとも一部分に中間層55に沿って低ドープの電界
軽減領域を形成する。
イアス電圧で作動させる場合における薄膜トランジスタ
（ＴＦＴ）のオフ状態漏れ電流、しきい値電圧及びオン
状態電流の劣化を低減させる。 【構成】 ＴＦＴチャネルを形成する半導体薄膜２上の
中間低ドープ層56の一部分の上に高ドープ半導体電極層
56としてドレイン６を形成する。ドレイン電極層56をト
ランジスタチャネルから横方向に離間させる。電極層56
によってオーバラップされず、ゲート４によって変調も
されない中間層55の領域Ａをドレイン電極層56からゲー
ト４の方へと延在させて、前記横方向に離間させる個所
の少なくとも一部分に中間層55に沿って低ドープの電界
軽減領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は特に、トランジスタチャ
ネルを形成する半導体薄膜を具え、且つドーピング濃度
が異なる半導体層から成るドレインを有する薄膜トラン
ジスタ（ＴＦＴ）に関するものであるが、ソース及びド
レインをゲート構体と同じ半導体薄膜の表面上に堆積し
た層により形成する所謂「コプレーナ」タイプのＴＦＴ
に限定されるものではない。本発明によるＴＦＴは高い
ドレインバイアス電圧での作動によるこれらＴＦＴの特
性（オン状態での電流とオフ状態での漏れ電流との双
方）の劣化を低減させるべく設計する。斯種のトランジ
スタはガラス基板上に大面積の電子回路を設けるもの、
例えば大面積の液晶ディスプレイ（ＬＣＤ）や、センサ
アレイや、メモリアレイや、プリンタの駆動回路にとっ
て興味あるものである。本発明はＴＦＴの製造方法にも
関するものである。
ネルを形成する半導体薄膜を具え、且つドーピング濃度
が異なる半導体層から成るドレインを有する薄膜トラン
ジスタ（ＴＦＴ）に関するものであるが、ソース及びド
レインをゲート構体と同じ半導体薄膜の表面上に堆積し
た層により形成する所謂「コプレーナ」タイプのＴＦＴ
に限定されるものではない。本発明によるＴＦＴは高い
ドレインバイアス電圧での作動によるこれらＴＦＴの特
性（オン状態での電流とオフ状態での漏れ電流との双
方）の劣化を低減させるべく設計する。斯種のトランジ
スタはガラス基板上に大面積の電子回路を設けるもの、
例えば大面積の液晶ディスプレイ（ＬＣＤ）や、センサ
アレイや、メモリアレイや、プリンタの駆動回路にとっ
て興味あるものである。本発明はＴＦＴの製造方法にも
関するものである。
【０００２】
【従来の技術】トランジスタのゲートに結合されるトラ
ンジスタチャネルを形成する半導体薄膜を具えている薄
膜トランジスタは特開平１−１２８５７３号公報に開示
されている。このトランジスタはソース及びドレインが
横方向に離間しており、ソースとドレインとの間にトラ
ンジスタチャネルが位置している。半導体薄膜の表面に
配置したドレインは少なくとも半導体薄膜と半導体電極
層との間に位置する中間半導体層を具えており、この中
間層は電極層よりも低い導電率決定不純物濃度を有して
おり、しかもこの中間層はゲートとドレイン電極との間
の領域における電界強度を低減させる働きをする。
ンジスタチャネルを形成する半導体薄膜を具えている薄
膜トランジスタは特開平１−１２８５７３号公報に開示
されている。このトランジスタはソース及びドレインが
横方向に離間しており、ソースとドレインとの間にトラ
ンジスタチャネルが位置している。半導体薄膜の表面に
配置したドレインは少なくとも半導体薄膜と半導体電極
層との間に位置する中間半導体層を具えており、この中
間層は電極層よりも低い導電率決定不純物濃度を有して
おり、しかもこの中間層はゲートとドレイン電極との間
の領域における電界強度を低減させる働きをする。
【０００３】上記従来のＴＦＴのオフ状態においては
（即ち、ｎチャネルトランジスタに負又はゼロのゲート
電圧を印加する場合か、又はｐチャネルトランジスタに
正又は負のゲート電圧を印加する場合）、ゲート及びド
レインの印加電圧により形成される電界が低ドープの中
間層内に分布するため、ドレイン接合における電界強度
を低減させる。この電界の低減は、ドレイン付近におけ
る半導体薄膜にトラップレベルで、例えば多結晶半導体
薄膜の結晶−粒子境界にトラップレベルで生成される電
荷キャリヤの数が減るからと信じられている。従って斯
かる中間層を含めることによりドレイン接合間のオフ状
態での漏れ電流が低下する。
（即ち、ｎチャネルトランジスタに負又はゼロのゲート
電圧を印加する場合か、又はｐチャネルトランジスタに
正又は負のゲート電圧を印加する場合）、ゲート及びド
レインの印加電圧により形成される電界が低ドープの中
間層内に分布するため、ドレイン接合における電界強度
を低減させる。この電界の低減は、ドレイン付近におけ
る半導体薄膜にトラップレベルで、例えば多結晶半導体
薄膜の結晶−粒子境界にトラップレベルで生成される電
荷キャリヤの数が減るからと信じられている。従って斯
かる中間層を含めることによりドレイン接合間のオフ状
態での漏れ電流が低下する。
【０００４】
【発明が解決しようとする課題】しかしながら本発明者
はＴＦＴを高いドレインバイアス電圧で作動させること
により、ＴＦＴの寿命中にオフ状態での漏れ電流が増大
することを確かめ、又このオフ状態での漏れ電流の劣化
は、ＴＦＴのオン状態でドレイン接合の空間電荷層に生
成されるホットキャリヤによりドナーレベルが半導体薄
膜のエネルギーバンドギャップの真中付近となるためで
あると思料する。従って、オフ状態の特性はＴＦＴのオ
ン状態での作動時の高いドレインバイアス電圧により劣
化される。オン状態での電流も高いドレインバイアス電
圧での繰返し作動により劣化（即ち低減）する。又、Ｔ
ＦＴのしきい値電圧のシフトも生じる。
はＴＦＴを高いドレインバイアス電圧で作動させること
により、ＴＦＴの寿命中にオフ状態での漏れ電流が増大
することを確かめ、又このオフ状態での漏れ電流の劣化
は、ＴＦＴのオン状態でドレイン接合の空間電荷層に生
成されるホットキャリヤによりドナーレベルが半導体薄
膜のエネルギーバンドギャップの真中付近となるためで
あると思料する。従って、オフ状態の特性はＴＦＴのオ
ン状態での作動時の高いドレインバイアス電圧により劣
化される。オン状態での電流も高いドレインバイアス電
圧での繰返し作動により劣化（即ち低減）する。又、Ｔ
ＦＴのしきい値電圧のシフトも生じる。
【０００５】本発明は上述したような、オフ状態での漏
れ電流、オン状態での電流及びしきい値電圧の劣化は、
比較的簡単に、しかも安価に（例えば、ＴＦＴを製造す
るのに用いられる既存の堆積及びエッチング処理と調和
して）形成し得る変更ドレイン層構体を採用することに
より低減させることができると云う認識に基づいて成し
たものである。本発明によるこの変更ドレイン層構体で
は、（ドレイン電極層と半導体薄膜との間に位置する）
低ドープの中間層が、ドレイン電極層によりオーバラッ
プされず、しかもゲートによって変調されない領域全体
にわたりチャネルの方へと横方向に延在するため、オン
状態でも低ドープ中間層は、この層の上記領域に沿う電
界を軽減する。なお、前記特開平１−１２８５７３号の
ＴＦＴにおけるドレインの低ドープ中間層はドレイン電
極層により完全オーバラップされ、又ゲートによって
（側部にて）オーバラップされているため、ゲートがド
レイン接合を変調すると共にそれがチャネルも変調する
のでＴＦＴのオン状態に中間層に電荷反転領域が形成さ
れる。従って、特開平１−１２８５７３号公報のＴＦＴ
構体における中間層の低ドーピングの恩恵はオン状態に
おいて損なわれ、本発明による利点は達成されない。
れ電流、オン状態での電流及びしきい値電圧の劣化は、
比較的簡単に、しかも安価に（例えば、ＴＦＴを製造す
るのに用いられる既存の堆積及びエッチング処理と調和
して）形成し得る変更ドレイン層構体を採用することに
より低減させることができると云う認識に基づいて成し
たものである。本発明によるこの変更ドレイン層構体で
は、（ドレイン電極層と半導体薄膜との間に位置する）
低ドープの中間層が、ドレイン電極層によりオーバラッ
プされず、しかもゲートによって変調されない領域全体
にわたりチャネルの方へと横方向に延在するため、オン
状態でも低ドープ中間層は、この層の上記領域に沿う電
界を軽減する。なお、前記特開平１−１２８５７３号の
ＴＦＴにおけるドレインの低ドープ中間層はドレイン電
極層により完全オーバラップされ、又ゲートによって
（側部にて）オーバラップされているため、ゲートがド
レイン接合を変調すると共にそれがチャネルも変調する
のでＴＦＴのオン状態に中間層に電荷反転領域が形成さ
れる。従って、特開平１−１２８５７３号公報のＴＦＴ
構体における中間層の低ドーピングの恩恵はオン状態に
おいて損なわれ、本発明による利点は達成されない。
【０００６】
【課題を解決するための手段】本発明はトランジスタの
ゲートに結合されるトランジスタチャネルを形成する半
導体薄膜を具えている薄膜トランジスタであって、該ト
ランジスタが半導体薄膜の表面に設けたドレインを有し
ており、該ドレインが半導体電極層及び中間半導体層を
具え、中間半導体層が半導体薄膜と半導体ドレイン電極
層との間に位置し、中間半導体層の導電率決定ドーピン
グ濃度をドレイン電極層のそれよりも低くし、且つ中間
半導体層がゲートとドレイン電極層との間の領域におけ
る電界強度を低減させる働きをするようにした薄膜トラ
ンジスタにおいて、前記半導体薄膜の表面に垂直に見
て、前記ドレイン電極層を前記トランジスタチャネルか
ら横方向に離間させ、且つドレイン電極層によりオーバ
ラップされず、しかもゲートにより変調されない中間半
導体層の領域を存在させ、この領域がドレイン電極層か
らゲートの方へと延在して、中間半導体層に沿って低ド
ープの電界軽減領域を形成するようにしたことを特徴と
する。
ゲートに結合されるトランジスタチャネルを形成する半
導体薄膜を具えている薄膜トランジスタであって、該ト
ランジスタが半導体薄膜の表面に設けたドレインを有し
ており、該ドレインが半導体電極層及び中間半導体層を
具え、中間半導体層が半導体薄膜と半導体ドレイン電極
層との間に位置し、中間半導体層の導電率決定ドーピン
グ濃度をドレイン電極層のそれよりも低くし、且つ中間
半導体層がゲートとドレイン電極層との間の領域におけ
る電界強度を低減させる働きをするようにした薄膜トラ
ンジスタにおいて、前記半導体薄膜の表面に垂直に見
て、前記ドレイン電極層を前記トランジスタチャネルか
ら横方向に離間させ、且つドレイン電極層によりオーバ
ラップされず、しかもゲートにより変調されない中間半
導体層の領域を存在させ、この領域がドレイン電極層か
らゲートの方へと延在して、中間半導体層に沿って低ド
ープの電界軽減領域を形成するようにしたことを特徴と
する。
【０００７】印加されるドレインバイアス電圧は低ドー
プの中間層の長さの一部分に沿ってかなりの割合で降下
するため、ドレイン側とチャネル側の双方にて電界強度
が低減するため、ホットキャリヤの生成が低下する。こ
れによりオン状態の電流とオフ状態の漏れ電流との双方
のホットキャリヤによる劣化を低減させることができ
る。上記領域はゲート電圧によって変調されないが、電
荷キャリヤはＴＦＴのオン状態でチャネルとドレイン電
極層との間の上記領域を経てドリフト（漂流）できる。
さらに、上述したような有利なドレイン層構体はＴＦＴ
の製造に用いられる既知の処理工程を変更するだけで比
較的容易に、しかも安価に形成することができる。
プの中間層の長さの一部分に沿ってかなりの割合で降下
するため、ドレイン側とチャネル側の双方にて電界強度
が低減するため、ホットキャリヤの生成が低下する。こ
れによりオン状態の電流とオフ状態の漏れ電流との双方
のホットキャリヤによる劣化を低減させることができ
る。上記領域はゲート電圧によって変調されないが、電
荷キャリヤはＴＦＴのオン状態でチャネルとドレイン電
極層との間の上記領域を経てドリフト（漂流）できる。
さらに、上述したような有利なドレイン層構体はＴＦＴ
の製造に用いられる既知の処理工程を変更するだけで比
較的容易に、しかも安価に形成することができる。
【０００８】本発明はさらに、トランジスタのゲートに
結合されるトランジスタチャネルを形成する半導体薄膜
を具えている薄膜トランジスタの製造方法であって、該
トランジスタが半導体薄膜の表面に設けたドレインを有
し、該ドレインを半導体薄膜の表面上の中間半導体層の
上に半導体電極層を堆積して形成し、中間半導体層を半
導体電極層よりも低い導電率決定ドーピング濃度でドー
プして、中間半導体層がゲートとドレイン電極層との間
の領域における電界強度を低減させる働きをするように
した薄膜トランジスタの製造方法において、当該方法
が： (a) 前記中間半導体層から前記ドレイン電極層の一部を
除去して、ドレイン電極層をトランジスタのチャネルか
ら横方向に分離させ、且つ中間半導体層にドレイン電極
層によってオーバラップされない領域を形成する工程
と； (b) 前記中間半導体層の前記領域の少なくとも一部分に
オーバラップせずに、しかもその一部分を変調しないよ
うに前記ゲートを形成し、中間半導体層の前記一部分が
この中間半導体層に沿って前記横方向の分離領域に低ド
ープの電界軽減領域を形成する工程； とを含むことを特徴とする。
結合されるトランジスタチャネルを形成する半導体薄膜
を具えている薄膜トランジスタの製造方法であって、該
トランジスタが半導体薄膜の表面に設けたドレインを有
し、該ドレインを半導体薄膜の表面上の中間半導体層の
上に半導体電極層を堆積して形成し、中間半導体層を半
導体電極層よりも低い導電率決定ドーピング濃度でドー
プして、中間半導体層がゲートとドレイン電極層との間
の領域における電界強度を低減させる働きをするように
した薄膜トランジスタの製造方法において、当該方法
が： (a) 前記中間半導体層から前記ドレイン電極層の一部を
除去して、ドレイン電極層をトランジスタのチャネルか
ら横方向に分離させ、且つ中間半導体層にドレイン電極
層によってオーバラップされない領域を形成する工程
と； (b) 前記中間半導体層の前記領域の少なくとも一部分に
オーバラップせずに、しかもその一部分を変調しないよ
うに前記ゲートを形成し、中間半導体層の前記一部分が
この中間半導体層に沿って前記横方向の分離領域に低ド
ープの電界軽減領域を形成する工程； とを含むことを特徴とする。
【０００９】上記(a) の工程は(b) の工程の前か、後に
行なうことができる。ゲートを(a)の工程の前に形成す
る場合には、電極層上のホトレジスト層に窓を画成する
のにゲートをホトマスクとして用いるホトリソグラフィ
工程を行なうことができる。斯かる窓を経て半導体層を
エッチングすることにより、半導体層をゲート領域の個
所にて互いに分離されるソースとドレインとに分けるこ
とができ、又ドレイン電極層を中間層の領域からエッチ
ング除去してドレイン電界軽減領域を形成するようにす
ることもできる。
行なうことができる。ゲートを(a)の工程の前に形成す
る場合には、電極層上のホトレジスト層に窓を画成する
のにゲートをホトマスクとして用いるホトリソグラフィ
工程を行なうことができる。斯かる窓を経て半導体層を
エッチングすることにより、半導体層をゲート領域の個
所にて互いに分離されるソースとドレインとに分けるこ
とができ、又ドレイン電極層を中間層の領域からエッチ
ング除去してドレイン電界軽減領域を形成するようにす
ることもできる。
【００１０】ドレイン直列抵抗を低くするために、低ド
ープの電界軽減領域を形成する中間層の領域はトランジ
スタチャネルからドレイン電極層までの横方向分離領域
のほぼ全体にわたって延在させることができる。このよ
うな構成は、ゲートがソース及びドレインと同じ半導体
薄膜の表面における絶縁層上にある所謂「コプレーナ」
タイプのＴＦＴにて簡単に得ることができる。従って、
絶縁層とゲートの双方は、低ドープ電界軽減領域を形成
する個所に隣接する中間層にオーバラップする。
ープの電界軽減領域を形成する中間層の領域はトランジ
スタチャネルからドレイン電極層までの横方向分離領域
のほぼ全体にわたって延在させることができる。このよ
うな構成は、ゲートがソース及びドレインと同じ半導体
薄膜の表面における絶縁層上にある所謂「コプレーナ」
タイプのＴＦＴにて簡単に得ることができる。従って、
絶縁層とゲートの双方は、低ドープ電界軽減領域を形成
する個所に隣接する中間層にオーバラップする。
【００１１】しかし、本発明は「コプレーナ」タイプの
ＴＦＴのみに採用できるのではなく、他のタイプ、例え
ばソースとドレインを半導体薄膜の片面に形成し、且つ
ゲート構体を反対側の面に形成する所謂「スタガ」タイ
プのＴＦＴにも採用することができる。従って、本発明
によるドレイン構造のＴＦＴは絶縁ゲートを半導体薄膜
と基板との間に埋設し、且つソース及びドレインを基板
とは反対側の半導体薄膜の上側面に堆積した半導体層に
より形成する所謂「反転スタガ」タイプのものとするこ
とができる。ＴＦＴ構体は、ソース及びドレインを半導
体薄膜のそれぞれ別の面に堆積するか、又はソースを半
導体薄膜中に形成し、ドレインを半導体薄膜の上に堆積
することもできる。
ＴＦＴのみに採用できるのではなく、他のタイプ、例え
ばソースとドレインを半導体薄膜の片面に形成し、且つ
ゲート構体を反対側の面に形成する所謂「スタガ」タイ
プのＴＦＴにも採用することができる。従って、本発明
によるドレイン構造のＴＦＴは絶縁ゲートを半導体薄膜
と基板との間に埋設し、且つソース及びドレインを基板
とは反対側の半導体薄膜の上側面に堆積した半導体層に
より形成する所謂「反転スタガ」タイプのものとするこ
とができる。ＴＦＴ構体は、ソース及びドレインを半導
体薄膜のそれぞれ別の面に堆積するか、又はソースを半
導体薄膜中に形成し、ドレインを半導体薄膜の上に堆積
することもできる。
【００１２】低ドープ領域をチャネルと電極層との間に
連続的に延在させてドレイン直列抵抗を低下させるのが
有利であるが、本発明によれば他の配置によってもドレ
イン直列抵抗を低下させることができる。例えば、半導
体薄膜の表面に垂直に見て、ゲートと低ドープの電界軽
減領域を形成する中間半導体層の領域との間にギャップ
を存在させることができる。このようなギャップの形成
は例えばゲート−ドレイン容量を減らすのに有利であ
り、これは大量生産につながり、例えばコプレーナタイ
プのＴＦＴにてゲート−ドレインが短絡する恐れが低減
する。
連続的に延在させてドレイン直列抵抗を低下させるのが
有利であるが、本発明によれば他の配置によってもドレ
イン直列抵抗を低下させることができる。例えば、半導
体薄膜の表面に垂直に見て、ゲートと低ドープの電界軽
減領域を形成する中間半導体層の領域との間にギャップ
を存在させることができる。このようなギャップの形成
は例えばゲート−ドレイン容量を減らすのに有利であ
り、これは大量生産につながり、例えばコプレーナタイ
プのＴＦＴにてゲート−ドレインが短絡する恐れが低減
する。
【００１３】ドレイン電極層及び中間層は、その一方の
層が他方の層よりも低い導電率決定ドーピング濃度を有
するように２つの異なるドパント供給条件の下で２つの
別々の層を堆積することにより形成することができる。
この場合、２つの層間の界面にドーピングレベルのステ
ップが生じ、このステップはＴＦＴの製造中により一層
再現可能な方法にて中間層から電極層の選択除去を促進
できる。しかし、ドレイン電極層及び中間層は一度の堆
積工程で堆積することができ、この工程中にドーピング
濃度を中間層用の低レベルから電極層用の高レベルにま
で漸次変化させ、これにより中間層部分に残存するドー
ピング勾配によりドレイン直列抵抗を低くすることがで
きる。従って、電極層及び中間層は、この場合には単一
堆積層の一部を成す。上記２つの層部分に対する半導体
材料を低いドーピングレベル（又はドーピング濃度な
し）で堆積して、次にその材料の少なくとも電極層部分
にドパントイオンを注入又は拡散することにより所望す
るドーピング特性にドープすることもできる。
層が他方の層よりも低い導電率決定ドーピング濃度を有
するように２つの異なるドパント供給条件の下で２つの
別々の層を堆積することにより形成することができる。
この場合、２つの層間の界面にドーピングレベルのステ
ップが生じ、このステップはＴＦＴの製造中により一層
再現可能な方法にて中間層から電極層の選択除去を促進
できる。しかし、ドレイン電極層及び中間層は一度の堆
積工程で堆積することができ、この工程中にドーピング
濃度を中間層用の低レベルから電極層用の高レベルにま
で漸次変化させ、これにより中間層部分に残存するドー
ピング勾配によりドレイン直列抵抗を低くすることがで
きる。従って、電極層及び中間層は、この場合には単一
堆積層の一部を成す。上記２つの層部分に対する半導体
材料を低いドーピングレベル（又はドーピング濃度な
し）で堆積して、次にその材料の少なくとも電極層部分
にドパントイオンを注入又は拡散することにより所望す
るドーピング特性にドープすることもできる。
【００１４】
【実施例】以下図面を参照して本発明を実施例につき説
明するに、各図は概略的に示したものであって、実寸図
示したものでない点に留意すべきである。又、図面中の
各部分の相対的寸法及び大きさは図面を判り易くするた
めに拡大又は縮小して図示してある。種々の実施例にお
いて、対応する部分又は同様な部分を示すものには同じ
参照符号を付して示してある。
明するに、各図は概略的に示したものであって、実寸図
示したものでない点に留意すべきである。又、図面中の
各部分の相対的寸法及び大きさは図面を判り易くするた
めに拡大又は縮小して図示してある。種々の実施例にお
いて、対応する部分又は同様な部分を示すものには同じ
参照符号を付して示してある。
【００１５】図１に示す本発明により製造した薄膜トラ
ンジスタは、トランジスタのゲート４に結合されるトラ
ンジスタチャネルを形成する半導体薄膜２を具えてい
る。トランジスタチャネルは半導体薄膜２の表面に横方
向に離間して配置するソース５とドレイン６との間に位
置する。ドレイン６（及び図１ではソース５も）は半導
体薄膜２と半導体電極層56との間に位置する中間半導体
層55を具えている。この中間層55の導電率決定ドープ濃
度は電極層56のそれよりも低くする。
ンジスタは、トランジスタのゲート４に結合されるトラ
ンジスタチャネルを形成する半導体薄膜２を具えてい
る。トランジスタチャネルは半導体薄膜２の表面に横方
向に離間して配置するソース５とドレイン６との間に位
置する。ドレイン６（及び図１ではソース５も）は半導
体薄膜２と半導体電極層56との間に位置する中間半導体
層55を具えている。この中間層55の導電率決定ドープ濃
度は電極層56のそれよりも低くする。
【００１６】本発明によれば、ドレイン６を次のような
構造とする。即ち、薄膜２の表面に垂直に見て、ドレイ
ン電極層56はトランジスタチャネルから横方向に離れて
おり、しかも中間層55の領域Ａにはドレイン電極層56が
オーバラップされず、且つこの領域Ａはゲート４により
変調されず（ゲート電圧により中間層のコンダクタンス
が変調されない）にドレイン電極層56からゲート４の方
へと延在している。中間層55におけるこの領域Ａはゲー
ト４とドレイン６の電極層56との間の個所における電界
強度を低下させる働きをする。領域Ａはトランジスタチ
ャネルとドレイン６の電極層56との間を横方向に分離す
る個所における低ドープの電界軽減領域を形成する。こ
のようなドレイン構造によれば、さもなければ下記に述
べるようなホットキャリヤ効果により生ずることになる
ＴＦＴ特性の劣化が低減する。このようなホットキャリ
ヤ劣化効果は、例えば薄膜２に粒径の大きい多結晶シリ
コンを使用することによるような、電界効果移動度の値
が高いＴＦＴにとって特に重要となることが確かめられ
た。
構造とする。即ち、薄膜２の表面に垂直に見て、ドレイ
ン電極層56はトランジスタチャネルから横方向に離れて
おり、しかも中間層55の領域Ａにはドレイン電極層56が
オーバラップされず、且つこの領域Ａはゲート４により
変調されず（ゲート電圧により中間層のコンダクタンス
が変調されない）にドレイン電極層56からゲート４の方
へと延在している。中間層55におけるこの領域Ａはゲー
ト４とドレイン６の電極層56との間の個所における電界
強度を低下させる働きをする。領域Ａはトランジスタチ
ャネルとドレイン６の電極層56との間を横方向に分離す
る個所における低ドープの電界軽減領域を形成する。こ
のようなドレイン構造によれば、さもなければ下記に述
べるようなホットキャリヤ効果により生ずることになる
ＴＦＴ特性の劣化が低減する。このようなホットキャリ
ヤ劣化効果は、例えば薄膜２に粒径の大きい多結晶シリ
コンを使用することによるような、電界効果移動度の値
が高いＴＦＴにとって特に重要となることが確かめられ
た。
【００１７】図１のＴＦＴは所謂「コプレーナ」タイプ
のものである。図１の特定例では、このＴＦＴを好まし
くは例えばガラス又は石英の基板１上の多結晶シリコン
薄膜２で構成する。基板１は、例えば能動デバイス（Ｔ
ＦＴ又はダイオード）のマトリックス及び液晶表示（Ｌ
ＣＤ）パネルや、センサアレイや、メモリアレイを形成
する周辺回路のような他の多数のＴＦＴ（図示せず）も
支承する。図１には薄膜２の１つの島を示してあるだけ
であり、この島に形成する１個のＴＦＴは、例えばマト
リックスの行又は列をアドレスしたり、又は駆動させた
りするのに用いられる回路の一部を形成する高移動度デ
バイスとすることができる。薄膜２用の材料を基板１に
既知の方法にて堆積した後に、これを炉アニール又はレ
ーザアニールにより大きな結晶粒子に結晶化することが
でき、次いで各能動デバイス用の別々の島に分ける。粒
子の大きな材料製の薄膜２の導電形は、実際にはそのフ
ェルミレベルがエネルギーバンドギャップの真中あたり
位置する真性のｉ形である。しかし、薄膜２にリンの如
き適当なドナー又はホウ素の如き適当なアクセプタを軽
度にドープして、ＴＦＴのゲートしきい値電圧を調整し
たり、及び／又は結晶化薄膜２を軽度のｎ又はｐ導電形
とすることができる。
のものである。図１の特定例では、このＴＦＴを好まし
くは例えばガラス又は石英の基板１上の多結晶シリコン
薄膜２で構成する。基板１は、例えば能動デバイス（Ｔ
ＦＴ又はダイオード）のマトリックス及び液晶表示（Ｌ
ＣＤ）パネルや、センサアレイや、メモリアレイを形成
する周辺回路のような他の多数のＴＦＴ（図示せず）も
支承する。図１には薄膜２の１つの島を示してあるだけ
であり、この島に形成する１個のＴＦＴは、例えばマト
リックスの行又は列をアドレスしたり、又は駆動させた
りするのに用いられる回路の一部を形成する高移動度デ
バイスとすることができる。薄膜２用の材料を基板１に
既知の方法にて堆積した後に、これを炉アニール又はレ
ーザアニールにより大きな結晶粒子に結晶化することが
でき、次いで各能動デバイス用の別々の島に分ける。粒
子の大きな材料製の薄膜２の導電形は、実際にはそのフ
ェルミレベルがエネルギーバンドギャップの真中あたり
位置する真性のｉ形である。しかし、薄膜２にリンの如
き適当なドナー又はホウ素の如き適当なアクセプタを軽
度にドープして、ＴＦＴのゲートしきい値電圧を調整し
たり、及び／又は結晶化薄膜２を軽度のｎ又はｐ導電形
とすることができる。
【００１８】図１のデバイスの製造に当たっては、薄膜
２の上側表面上に１つ以上の半導体層を堆積して、ソー
ス５及びドレイン６の中間層55と電極層56を形成する。
前述したように、このような層55及び56は一工程で堆積
することができ、この場合ドーピング濃度を堆積処理中
に高めるか、又は堆積処理後にイオン注入によるか、或
いは堆積材料中にドパントを拡散することにより所望な
ドーピング輪郭を得ることができる。図１の例は例えば
ｎチャネルＦＥＴを示しており、この場合にはドナード
パントとしてリンを用いてシリコン層部分55及び56のド
ーピング濃度を相違させる（図面ではｎとｎ＋で示して
ある）。しかし、先ず層55を或るドーピング濃度（ｎ）
で堆積し、その後２回目の堆積を高目のドーピング濃度
（ｎ＋）で行って電極層56を形成することもできる。層
55は薄膜２よりも高い導電率決定不純物濃度（従って自
由電荷キャリヤが多く、抵抗値が低い）を有する。
２の上側表面上に１つ以上の半導体層を堆積して、ソー
ス５及びドレイン６の中間層55と電極層56を形成する。
前述したように、このような層55及び56は一工程で堆積
することができ、この場合ドーピング濃度を堆積処理中
に高めるか、又は堆積処理後にイオン注入によるか、或
いは堆積材料中にドパントを拡散することにより所望な
ドーピング輪郭を得ることができる。図１の例は例えば
ｎチャネルＦＥＴを示しており、この場合にはドナード
パントとしてリンを用いてシリコン層部分55及び56のド
ーピング濃度を相違させる（図面ではｎとｎ＋で示して
ある）。しかし、先ず層55を或るドーピング濃度（ｎ）
で堆積し、その後２回目の堆積を高目のドーピング濃度
（ｎ＋）で行って電極層56を形成することもできる。層
55は薄膜２よりも高い導電率決定不純物濃度（従って自
由電荷キャリヤが多く、抵抗値が低い）を有する。
【００１９】次いでホトリソグラフィ兼エッチング工程
を用いて、トランジスタチャネルを形成すべき個所にお
ける薄膜２からシリコン層55及び56をエッチング除去す
る。このようにして得られた構造を図３に示してある。
これらシリコン層55, 56の別々のソース及びドレイン領
域は薄膜２の島の両端部分の上に延在したままである。
を用いて、トランジスタチャネルを形成すべき個所にお
ける薄膜２からシリコン層55及び56をエッチング除去す
る。このようにして得られた構造を図３に示してある。
これらシリコン層55, 56の別々のソース及びドレイン領
域は薄膜２の島の両端部分の上に延在したままである。
【００２０】別のホトリソグラフィ兼エッチング工程を
用いて図３の構造の上にホトレジストマスクを設ける。
このマスクは距離Ｂ（図３参照）にわたり延在する窓を
有しており、これはドレイン電極層56を下側の中間層55
からエッチング除去すべき領域を規定する。プラズマエ
ッチング又はカテコールを含むエッチング液を用いるこ
とができ、エッチング処理はドーピング濃度の低い層55
に達する際に終了させる。このようにして、ドレイン６
の電極層56をトランジスタのチャネル領域から横方向に
離間させて、ドレイン６を段付きの層構造にする。次い
で別のホトリソグラフィ工程にて薄膜２の島に対するソ
ース５及びドレイン６を図１に示すようにさらに画成す
ることができる。
用いて図３の構造の上にホトレジストマスクを設ける。
このマスクは距離Ｂ（図３参照）にわたり延在する窓を
有しており、これはドレイン電極層56を下側の中間層55
からエッチング除去すべき領域を規定する。プラズマエ
ッチング又はカテコールを含むエッチング液を用いるこ
とができ、エッチング処理はドーピング濃度の低い層55
に達する際に終了させる。このようにして、ドレイン６
の電極層56をトランジスタのチャネル領域から横方向に
離間させて、ドレイン６を段付きの層構造にする。次い
で別のホトリソグラフィ工程にて薄膜２の島に対するソ
ース５及びドレイン６を図１に示すようにさらに画成す
ることができる。
【００２１】次に（薄膜）島２の上に絶縁層３（例えば
シリコン酸化物）を堆積してから、導電製のゲート層
（例えばアルミニウムか、クロムか、又は高度にドープ
したｎ＋多結晶シリコン）を堆積して、ＴＦＴの絶縁ゲ
ート構体を形成する。次にホトリソグラフィ兼エッチン
グ工程を既知の方法で行なって、図１に示すようにＴＦ
Ｔの必要な絶縁ゲート構体３及び４を画成する。残存す
る層部分３及び４は薄膜島２を横切って（図面の平面に
対して垂直の方向に）細条として延在する。絶縁層３及
びゲート４はドレインドリフト領域の個所Ａに隣接する
中間層55にオーバラップし、又図１の例ではソース５の
電極層56にもオーバラップする。次に上側絶縁層（オー
バレイ）８を堆積し、このオーバレイ８にあけた接点層
にゲート４、ソース５及びドレイン６への金属接続線4
4, 45, 46をそれぞれ設ける。ゲート接続線44は図面の
平面以外の所に設けるため、図１には図示してない。
シリコン酸化物）を堆積してから、導電製のゲート層
（例えばアルミニウムか、クロムか、又は高度にドープ
したｎ＋多結晶シリコン）を堆積して、ＴＦＴの絶縁ゲ
ート構体を形成する。次にホトリソグラフィ兼エッチン
グ工程を既知の方法で行なって、図１に示すようにＴＦ
Ｔの必要な絶縁ゲート構体３及び４を画成する。残存す
る層部分３及び４は薄膜島２を横切って（図面の平面に
対して垂直の方向に）細条として延在する。絶縁層３及
びゲート４はドレインドリフト領域の個所Ａに隣接する
中間層55にオーバラップし、又図１の例ではソース５の
電極層56にもオーバラップする。次に上側絶縁層（オー
バレイ）８を堆積し、このオーバレイ８にあけた接点層
にゲート４、ソース５及びドレイン６への金属接続線4
4, 45, 46をそれぞれ設ける。ゲート接続線44は図面の
平面以外の所に設けるため、図１には図示してない。
【００２２】中間層55のオーバラップされない非変調領
域Ａは、図１のトランジスタチャネルからドレイン電極
層56までの横方向離間個所のほぼ全体に沿って延在す
る。中間層55のこの領域Ａの導電率決定ドーピング濃度
は低いが、それでも薄膜２のドーピング濃度よりも高い
ため、ＴＦＴのオン状態でのドレイン直列抵抗の値は許
容可能な低い値に維持される。又、上記領域ＡはＴＦＴ
のオン状態（並びにオフ状態）にて、ドレイン６の低ド
ープ中間層55の十分な長さに沿って印加ドレインバイア
ス電圧を降下させることにより電界強度を低減させる。
これは電界中でのキャリヤの加熱を低下させるため、接
続線46に高いドレインバイアス電圧（例えば少なくとも
15〜20ボルト又は丁度30ボルト）を印加してのＴＦＴの
作動中及び作動後にＴＦＴの特性を劣化させるホットキ
ャリヤの効果を低減させる。この目的のために、図１の
ＴＦＴでは領域Ａをドレイン電極層56の縁部から、中間
層55がゲート４によりオーバラップされ、且つ変調され
る所まで１μm （マイクロメータ）以上の距離延在させ
るのが好適である。
域Ａは、図１のトランジスタチャネルからドレイン電極
層56までの横方向離間個所のほぼ全体に沿って延在す
る。中間層55のこの領域Ａの導電率決定ドーピング濃度
は低いが、それでも薄膜２のドーピング濃度よりも高い
ため、ＴＦＴのオン状態でのドレイン直列抵抗の値は許
容可能な低い値に維持される。又、上記領域ＡはＴＦＴ
のオン状態（並びにオフ状態）にて、ドレイン６の低ド
ープ中間層55の十分な長さに沿って印加ドレインバイア
ス電圧を降下させることにより電界強度を低減させる。
これは電界中でのキャリヤの加熱を低下させるため、接
続線46に高いドレインバイアス電圧（例えば少なくとも
15〜20ボルト又は丁度30ボルト）を印加してのＴＦＴの
作動中及び作動後にＴＦＴの特性を劣化させるホットキ
ャリヤの効果を低減させる。この目的のために、図１の
ＴＦＴでは領域Ａをドレイン電極層56の縁部から、中間
層55がゲート４によりオーバラップされ、且つ変調され
る所まで１μm （マイクロメータ）以上の距離延在させ
るのが好適である。
【００２３】領域Ａにおける空間電荷層がドレイン電極
層に接触する前にこの空間電荷層の広がりを維持するの
に必要とされる最少距離Ｘmin についての或る簡単な指
標は下記の簡単な関係式から得ることができる。
層に接触する前にこの空間電荷層の広がりを維持するの
に必要とされる最少距離Ｘmin についての或る簡単な指
標は下記の簡単な関係式から得ることができる。
【数１】
【００２４】上式によると、ＬＣＤ用のドライバＴＦＴ
に用いられるようなＶ，Ｎd 及びＮ a の代表的な値では
Ｘmin の値は0.5 μm 以下となる。しかし、上式はゲー
ト電界が空間電荷層の広がりに及ぼす影響を考慮してい
ない簡単な一次元的なモデルから導出したものである。
ゲート電界が及ぼす影響を考慮すると、最小必要距離Ｘ
min は上式(1) によって与えられる距離よりも大きくな
り、例えば約１μm となる。実際のデバイスで領域Ａの
ために選定する実際の距離は、特に領域Ａの斯かる寸法
を別々に整列させるホトリソグラフィ工程を用いて決定
する場合には、上記最小値よりも通常大きくなる。従っ
て実際上の選定距離は、得られる電界軽減量と、低ドー
プ層55の非空乏化長によって誘起される直列抵抗の量と
の間で妥協点を見い出すようにする。特殊なデバイス構
造の場合、領域Ａにおける層55の長さ、厚さ及びドーピ
ングレベルは、電界の軽減が直列抵抗値の許容可能な僅
かな増加で起り、しかもホットキャリヤにより誘起され
るダメージが起こると思われる半導体−絶縁体の境界面
の個所から高電界領域が離れてシフトされるように最適
な値とすることができる。
に用いられるようなＶ，Ｎd 及びＮ a の代表的な値では
Ｘmin の値は0.5 μm 以下となる。しかし、上式はゲー
ト電界が空間電荷層の広がりに及ぼす影響を考慮してい
ない簡単な一次元的なモデルから導出したものである。
ゲート電界が及ぼす影響を考慮すると、最小必要距離Ｘ
min は上式(1) によって与えられる距離よりも大きくな
り、例えば約１μm となる。実際のデバイスで領域Ａの
ために選定する実際の距離は、特に領域Ａの斯かる寸法
を別々に整列させるホトリソグラフィ工程を用いて決定
する場合には、上記最小値よりも通常大きくなる。従っ
て実際上の選定距離は、得られる電界軽減量と、低ドー
プ層55の非空乏化長によって誘起される直列抵抗の量と
の間で妥協点を見い出すようにする。特殊なデバイス構
造の場合、領域Ａにおける層55の長さ、厚さ及びドーピ
ングレベルは、電界の軽減が直列抵抗値の許容可能な僅
かな増加で起り、しかもホットキャリヤにより誘起され
るダメージが起こると思われる半導体−絶縁体の境界面
の個所から高電界領域が離れてシフトされるように最適
な値とすることができる。
【００２５】領域Ａを規定するのに別々に整列させるホ
トリソグラフィ工程を用いる図１の特定例では、領域Ａ
に沿う距離を好ましくは２μm 又は３μm とし、シリコ
ン層55の厚さを0.1 μm 、ドナードーピングレベルを10
17原子／cm3 とし、真性シリコン薄膜２の厚さを0.1 μ
m とし、移動度を20cm-2Ｖ-1Ｓ-1とし、チャネル長を６
μm とし、シリコン二酸化物ゲート絶縁層３の厚さを0.
15μm とし、ドレイン接続線46に印加するバイアス電圧
を約30ボルトまでとし、ゲート接続線44に印加するバイ
アス電圧を約20ボルトまでとした。
トリソグラフィ工程を用いる図１の特定例では、領域Ａ
に沿う距離を好ましくは２μm 又は３μm とし、シリコ
ン層55の厚さを0.1 μm 、ドナードーピングレベルを10
17原子／cm3 とし、真性シリコン薄膜２の厚さを0.1 μ
m とし、移動度を20cm-2Ｖ-1Ｓ-1とし、チャネル長を６
μm とし、シリコン二酸化物ゲート絶縁層３の厚さを0.
15μm とし、ドレイン接続線46に印加するバイアス電圧
を約30ボルトまでとし、ゲート接続線44に印加するバイ
アス電圧を約20ボルトまでとした。
【００２６】本発明により得られる利点は、図１のＴＦ
Ｔの場合に得られる特性と、ドレイン電極層56が図１の
ソース５の電極層56と同じようにゲート４まで延在する
（しかもゲート４によってオーバラップされる）同様な
ＴＦＴにて得られる特性とを比較すれば明らかである。
本発明によらない後者の場合、本発明者は、通常のゲー
ト電圧状態でドレイン接続線46に高いドレインバイアス
電圧（例えば少なくとも20ボルト又は30ボルト) を印加
すると、ＴＦＴの特性、特にオフ状態での漏れ電流、オ
ン状態の電流及びしきい値電圧に劣化が生ずることを確
かめた。この劣化はドレイン６と、チャネル及びゲート
４との間における高強度の電界中に生成されるホットキ
ャリヤの様々な効果によると思われる。電界軽減領域Ａ
がない斯かる高い電界内では薄膜２における電荷キャリ
ヤが数ｅＶ以上の運動エネルギーを獲得できる。これに
よるホットキャリヤは薄膜２とゲート酸化物３との間の
界面電位障壁に注入され、界面電荷状態を形成すること
ができる。ホットキャリヤの注入によりゲート酸化物３
が帯電されるため、ＴＦＴのゲートしきい値電圧が変化
する。オン及びオフ状態の双方における高い電界はドナ
ーレベルをエネルギーバンドギャップの真中に近付け、
アクセプタレベルを伝導帯の縁部に近付けると思われ
る。こうしたドナーレベルにより、オフ状態にて（負又
はゼロのゲート電圧がｎチャネルＴＦＴに印加される場
合）ソース５とドレイン６との間の漏れ電流が増大す
る。オン状態では（しきい値電圧よりも高い正のゲート
電圧がｎチャネルＴＦＴに印加される場合）、上記アク
セプタレベルが負に帯電されて、ソース５とドレイン６
との間のオン状態における電流を低下させる。こうした
ホットキャリヤの劣化効果は主としてドレインバイアス
によるものと思われるのであるが、ゲートバイアスはチ
ャネル内のキャリヤ密度、即ち電流密度の増加により不
安定性を増すことになる。
Ｔの場合に得られる特性と、ドレイン電極層56が図１の
ソース５の電極層56と同じようにゲート４まで延在する
（しかもゲート４によってオーバラップされる）同様な
ＴＦＴにて得られる特性とを比較すれば明らかである。
本発明によらない後者の場合、本発明者は、通常のゲー
ト電圧状態でドレイン接続線46に高いドレインバイアス
電圧（例えば少なくとも20ボルト又は30ボルト) を印加
すると、ＴＦＴの特性、特にオフ状態での漏れ電流、オ
ン状態の電流及びしきい値電圧に劣化が生ずることを確
かめた。この劣化はドレイン６と、チャネル及びゲート
４との間における高強度の電界中に生成されるホットキ
ャリヤの様々な効果によると思われる。電界軽減領域Ａ
がない斯かる高い電界内では薄膜２における電荷キャリ
ヤが数ｅＶ以上の運動エネルギーを獲得できる。これに
よるホットキャリヤは薄膜２とゲート酸化物３との間の
界面電位障壁に注入され、界面電荷状態を形成すること
ができる。ホットキャリヤの注入によりゲート酸化物３
が帯電されるため、ＴＦＴのゲートしきい値電圧が変化
する。オン及びオフ状態の双方における高い電界はドナ
ーレベルをエネルギーバンドギャップの真中に近付け、
アクセプタレベルを伝導帯の縁部に近付けると思われ
る。こうしたドナーレベルにより、オフ状態にて（負又
はゼロのゲート電圧がｎチャネルＴＦＴに印加される場
合）ソース５とドレイン６との間の漏れ電流が増大す
る。オン状態では（しきい値電圧よりも高い正のゲート
電圧がｎチャネルＴＦＴに印加される場合）、上記アク
セプタレベルが負に帯電されて、ソース５とドレイン６
との間のオン状態における電流を低下させる。こうした
ホットキャリヤの劣化効果は主としてドレインバイアス
によるものと思われるのであるが、ゲートバイアスはチ
ャネル内のキャリヤ密度、即ち電流密度の増加により不
安定性を増すことになる。
【００２７】しかし、本発明に従って層55の領域Ａにド
レイン６の電界軽減領域を設けることにより、層55の領
域Ａの個所及びその下側の薄膜２の部分における電界強
度がかなり低減するため、上述したようなホットキャリ
ヤ効果が著しく低減する。
レイン６の電界軽減領域を設けることにより、層55の領
域Ａの個所及びその下側の薄膜２の部分における電界強
度がかなり低減するため、上述したようなホットキャリ
ヤ効果が著しく低減する。
【００２８】図１のＴＦＴ構造は非対象であり、ソース
５の電極層56は絶縁ゲート構体３，４まで延在し、しか
もこれらの絶縁ゲート構体によりオーバラップされてい
る。この構造のＴＦＴはソース５とドレイン６との間に
一極性の電圧のみを印加する用途に用いることができ
る。しかし、両極性の電圧を印加できるようにする用途
にとっては、図２に示す構造を採用するのが有利であ
る。図２は本発明によるＴＦＴの変形例を示し、この例
ではゲート４のドレイン側とソース側の双方における中
間層55の領域から電極層56を除去した。この変形例は図
３に示した製造段にて層56を幅Ｂでなく幅Ｃにわたって
エッチング除去することにより容易に達成することがで
きる。
５の電極層56は絶縁ゲート構体３，４まで延在し、しか
もこれらの絶縁ゲート構体によりオーバラップされてい
る。この構造のＴＦＴはソース５とドレイン６との間に
一極性の電圧のみを印加する用途に用いることができ
る。しかし、両極性の電圧を印加できるようにする用途
にとっては、図２に示す構造を採用するのが有利であ
る。図２は本発明によるＴＦＴの変形例を示し、この例
ではゲート４のドレイン側とソース側の双方における中
間層55の領域から電極層56を除去した。この変形例は図
３に示した製造段にて層56を幅Ｂでなく幅Ｃにわたって
エッチング除去することにより容易に達成することがで
きる。
【００２９】図１及び図２のデバイスでは、絶縁ゲート
構体３及び４がソース５とドレイン６にオーバラップす
る。このオーバラップによる寄生容量はＴＦＴの最大動
作速度を低下させる。さらに、ゲート４とドレイン中間
層55との間のオーバラップ個所における絶縁層３は、チ
ャネル領域における絶縁層３よりも薄い。従って、ゲー
ト電圧がこのオーバラップ個所における中間層55のコン
ダクタンスを変調するため、このオーバラップ部分は領
域Ａの電界軽減領域の一部を形成するものではない。図
４は斯様なオーバラップ部分をなくした本発明によるＴ
ＦＴの変形例を示したものである。
構体３及び４がソース５とドレイン６にオーバラップす
る。このオーバラップによる寄生容量はＴＦＴの最大動
作速度を低下させる。さらに、ゲート４とドレイン中間
層55との間のオーバラップ個所における絶縁層３は、チ
ャネル領域における絶縁層３よりも薄い。従って、ゲー
ト電圧がこのオーバラップ個所における中間層55のコン
ダクタンスを変調するため、このオーバラップ部分は領
域Ａの電界軽減領域の一部を形成するものではない。図
４は斯様なオーバラップ部分をなくした本発明によるＴ
ＦＴの変形例を示したものである。
【００３０】図４のデバイス構造では、低ドープの中間
層55がゲート絶縁体３まで延在して、低ドープのドレイ
ン電界軽減領域が、ドレイン電極層56からトランジスタ
のチャネル領域までの横方分離個所のほぼ全領域に沿っ
て延在するようにすることができる。しかし、図４に示
した特定例ではゲート４（平面図で見て）と、ドレイン
６の低ドープ電界軽減領域を成す中間層55の領域Ａとの
間にギャップ53を設ける。ＴＦＴを製造するために、ゲ
ート４のソース側とソース電極層56との間にも同様なギ
ャップを示してある。これらのギャップ領域では、電流
通路が低ドープ層55とＴＦＴのチャネルとの間の真性薄
膜２を通る。従って、ギャップがソースとドレインの直
列抵抗に加わるため、ギャップは小さく、例えば断面で
0.5 μm以下とするのが好適である。
層55がゲート絶縁体３まで延在して、低ドープのドレイ
ン電界軽減領域が、ドレイン電極層56からトランジスタ
のチャネル領域までの横方分離個所のほぼ全領域に沿っ
て延在するようにすることができる。しかし、図４に示
した特定例ではゲート４（平面図で見て）と、ドレイン
６の低ドープ電界軽減領域を成す中間層55の領域Ａとの
間にギャップ53を設ける。ＴＦＴを製造するために、ゲ
ート４のソース側とソース電極層56との間にも同様なギ
ャップを示してある。これらのギャップ領域では、電流
通路が低ドープ層55とＴＦＴのチャネルとの間の真性薄
膜２を通る。従って、ギャップがソースとドレインの直
列抵抗に加わるため、ギャップは小さく、例えば断面で
0.5 μm以下とするのが好適である。
【００３１】図４の構造のゲート４は、ソース(5) 及び
ドレイン６の対向縁部を規定するのにホトマスクとして
用いるのが好適である。このようにすればギャップ53の
サイズを低減させることができ、且つゲート４とソース
及びドレイン６との間を良好に整列させることができ
る。
ドレイン６の対向縁部を規定するのにホトマスクとして
用いるのが好適である。このようにすればギャップ53の
サイズを低減させることができ、且つゲート４とソース
及びドレイン６との間を良好に整列させることができ
る。
【００３２】図５及び図６は本発明による方法による図
４のＴＦＴの製造段における２つのホトリソグラフィ工
程を示す。この方法では中間層55及び半導体電極層56を
堆積する前に絶縁ゲート構体３及び４を半導体薄膜の島
２上に形成する。
４のＴＦＴの製造段における２つのホトリソグラフィ工
程を示す。この方法では中間層55及び半導体電極層56を
堆積する前に絶縁ゲート構体３及び４を半導体薄膜の島
２上に形成する。
【００３３】次いで層55及び56を堆積してからネガのホ
トレジスト13を被着する。次いでホトレジスト13を基板
１の裏側から照射光25に曝す。従って、基板１、薄膜２
及び層55, 56（個々に及びその組合わせが）照射光25に
対して透過性とし、この場合に照射光25の波長は例えば
スペクトルの紫外線又は可視領域の光とすることができ
る。絶縁層３も透明とするが、金属ゲート４は斯かる波
長の光に対して不透明とするため、この金属ゲート４
は、それにオーバラップするネガのホトレジスト13をマ
スクする。次いでホトレジストを既知の方法で現像し
て、ゲート４の上方の未露光ホトレジストに窓14を開
け、この個所の層56を露出させる。窓14を図５では破線
にて示してある。次に窓14の個所の層56及び55をエッチ
ング除去して、絶縁ゲート構体３及び４を露出させて、
ソース及びドレイン領域の層56及び55を分離させるよう
にする。この層56及び55のエッチング除去処理は、図４
及び図６に示すように、小さなギャップ53が形成される
まで続行することができる。
トレジスト13を被着する。次いでホトレジスト13を基板
１の裏側から照射光25に曝す。従って、基板１、薄膜２
及び層55, 56（個々に及びその組合わせが）照射光25に
対して透過性とし、この場合に照射光25の波長は例えば
スペクトルの紫外線又は可視領域の光とすることができ
る。絶縁層３も透明とするが、金属ゲート４は斯かる波
長の光に対して不透明とするため、この金属ゲート４
は、それにオーバラップするネガのホトレジスト13をマ
スクする。次いでホトレジストを既知の方法で現像し
て、ゲート４の上方の未露光ホトレジストに窓14を開
け、この個所の層56を露出させる。窓14を図５では破線
にて示してある。次に窓14の個所の層56及び55をエッチ
ング除去して、絶縁ゲート構体３及び４を露出させて、
ソース及びドレイン領域の層56及び55を分離させるよう
にする。この層56及び55のエッチング除去処理は、図４
及び図６に示すように、小さなギャップ53が形成される
まで続行することができる。
【００３４】図６は層55の電界ドリフト領域Ａから層56
を除去するためのホトリソグラフィ工程を示す。この工
程では新たなネガ−ホトレジスト層16を露光する。この
場合には図５の垂直照射光25の代わりに傾斜照射光26を
用いて、得られる窓15がドレイン６の方へと横にシフト
されるようにする。このレジスト16を現像して形成した
窓15を図６に破線にて示してある。この窓15により露出
した層56をエッチングして除去し、ドレインの電界軽減
領域Ａを規定する。
を除去するためのホトリソグラフィ工程を示す。この工
程では新たなネガ−ホトレジスト層16を露光する。この
場合には図５の垂直照射光25の代わりに傾斜照射光26を
用いて、得られる窓15がドレイン６の方へと横にシフト
されるようにする。このレジスト16を現像して形成した
窓15を図６に破線にて示してある。この窓15により露出
した層56をエッチングして除去し、ドレインの電界軽減
領域Ａを規定する。
【００３５】本発明は上述した例のみに限定されるもの
ではなく、幾多の変更を加え得ること勿論である。例え
ば、図６のホトリソグラフィ工程の代わりに、図６のデ
バイス構体の正面（上側）からの傾斜照射光により露光
されるポジのホトレジストを用いる工程でゲート４によ
りシャドウ−マスクされる領域Ａに局所的なホトレジス
ト領域を形成することができる。次いで、この局所ホト
レジスト領域をリフト−オフ法に用いて、周囲領域の上
に相補的なマスクを形成して周囲領域を保護すると共に
ゲート４のドレイン側における領域Ａの層56をエッチン
グ除去することができる。
ではなく、幾多の変更を加え得ること勿論である。例え
ば、図６のホトリソグラフィ工程の代わりに、図６のデ
バイス構体の正面（上側）からの傾斜照射光により露光
されるポジのホトレジストを用いる工程でゲート４によ
りシャドウ−マスクされる領域Ａに局所的なホトレジス
ト領域を形成することができる。次いで、この局所ホト
レジスト領域をリフト−オフ法に用いて、周囲領域の上
に相補的なマスクを形成して周囲領域を保護すると共に
ゲート４のドレイン側における領域Ａの層56をエッチン
グ除去することができる。
【００３６】本発明によりドレイン構造が異なる他のタ
イプのＴＦＴを形成することもできる。例えばＴＦＴは
所謂「反転スタガ」タイプのものとし、先ず基板１上に
ゲートを形成し、次いで絶縁層３を形成した後に半導体
薄膜２を堆積することができる。最後に、薄膜２の上側
面上に層55及び56を堆積し、次いでエッチング処理して
分離するソース５及びドレイン６を形成する。次に領域
Ａにおける層56の一部を除去して、埋め込みゲート４に
よって変調されない層55のオーバラップしない部分にド
レイン電界軽減領域を形成する。
イプのＴＦＴを形成することもできる。例えばＴＦＴは
所謂「反転スタガ」タイプのものとし、先ず基板１上に
ゲートを形成し、次いで絶縁層３を形成した後に半導体
薄膜２を堆積することができる。最後に、薄膜２の上側
面上に層55及び56を堆積し、次いでエッチング処理して
分離するソース５及びドレイン６を形成する。次に領域
Ａにおける層56の一部を除去して、埋め込みゲート４に
よって変調されない層55のオーバラップしない部分にド
レイン電界軽減領域を形成する。
【００３７】ｎチャネルＴＦＴの製造につき図面を参照
して説明したが、本発明はｐ形のソース５とドレイン６
を有し、低ドープのｐ形層55の領域Ａにドレイン電界軽
減領域を設けるｐチャネルデバイスの製造に用いること
もできる。上述した以外の他の変形及び変更も加える得
ることは当業者には明らかである。
して説明したが、本発明はｐ形のソース５とドレイン６
を有し、低ドープのｐ形層55の領域Ａにドレイン電界軽
減領域を設けるｐチャネルデバイスの製造に用いること
もできる。上述した以外の他の変形及び変更も加える得
ることは当業者には明らかである。
【図１】本発明により製造したＴＦＴの一例を示す断面
図である。
図である。
【図２】本発明によるＴＦＴの変形例を示す断面図であ
る。
る。
【図３】本発明方法による製造過程の一段階における図
１又は２のＴＦＴの一部を示す断面図である。
１又は２のＴＦＴの一部を示す断面図である。
【図４】本発明によるＴＦＴのさらに他の例を示す断面
図である。
図である。
【図５】本発明の他の方法による製造過程の或る段階に
おける図４のＴＦＴの一部を示す断面図である。
おける図４のＴＦＴの一部を示す断面図である。
【図６】本発明の他の方法による製造過程の他の段階に
おける図４のＴＦＴの一部を示す断面図である。
おける図４のＴＦＴの一部を示す断面図である。
１ 基板 ２ 半導体薄膜 ３ 絶縁層 ４ ゲート ５ ソース ６ ドレイン ８ 上側絶縁層 13，16 ネガ−ホトレジスト 14，15 窓 25，26 照射光 45 ソース接続線 46 ドレイン接続線 53 ギャップ 55 中間半導体層 56 半導体電極層 Ａ 電界軽減領域
Claims (11)
- 【請求項１】 トランジスタのゲートに結合されるトラ
ンジスタチャネルを形成する半導体薄膜を具えている薄
膜トランジスタであって、該トランジスタが半導体薄膜
の表面に設けたドレインを有しており、該ドレインが半
導体電極層及び中間半導体層を具え、中間半導体層が半
導体薄膜と半導体ドレイン電極層との間に位置し、中間
半導体層の導電率決定ドーピング濃度をドレイン電極層
のそれよりも低くし、且つ中間半導体層がゲートとドレ
イン電極層との間の領域における電界強度を低減させる
働きをするようにした薄膜トランジスタにおいて、前記
半導体薄膜の表面に垂直に見て、前記ドレイン電極層を
前記トランジスタチャネルから横方向に離間させ、且つ
ドレイン電極層によりオーバラップされず、しかもゲー
トにより変調されない中間半導体層の領域を存在させ、
この領域がドレイン電極層からゲートの方へと延在し
て、中間半導体層に沿って低ドープの電界軽減領域を形
成するようにしたことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記低ドープの電界軽減領域を形成する
中間半導体層の領域が、トランジスタチャネルからドレ
イン電極層までの横方向分離領域のほぼ全体にわたって
延在するようにしたことを特徴とする請求項１に記載の
薄膜トランジスタ。 - 【請求項３】 前記ゲートがドレインと同じ半導体薄膜
の表面における絶縁層の上に存在することを特徴とする
請求項２に記載の薄膜トランジスタ。 - 【請求項４】 半導体薄膜の表面に垂直に見て、ゲート
と低ドープの電界軽減領域を形成する中間半導体層の領
域との間にギャップを存在させることを特徴とする請求
項１に記載の薄膜トランジスタ。 - 【請求項５】 電極層及び中間半導体層が一度の堆積処
理による層部分から成り、この層部分のドーピング濃度
が電極部分における高レベルから中間層部分における低
レベルへと除々に変化するようにしたことを特徴とする
請求項１〜４のいずれか一項に記載の薄膜トランジス
タ。 - 【請求項６】 低ドープの電界軽減領域を形成する中間
半導体層の領域がドレイン電極層から少なくとも１μm
の距離延在することを特徴とする請求項１〜５のいずれ
か一項に記載の薄膜トランジスタ。 - 【請求項７】 トランジスタのゲートに結合されるトラ
ンジスタチャネルを形成する半導体薄膜を具えている薄
膜トランジスタの製造方法であって、該トランジスタが
半導体薄膜の表面に設けたドレインを有し、該ドレイン
を半導体薄膜の表面上の中間半導体層の上に半導体電極
層を堆積して形成し、中間半導体層を半導体電極層より
も低い導電率決定ドーピング濃度でドープして、中間半
導体層がゲートとドレイン電極層との間の領域における
電界強度を低減させる働きをするようにした薄膜トラン
ジスタの製造方法において、当該方法が： (a) 前記中間半導体層から前記ドレイン電極層の一部を
除去して、ドレイン電極層をトランジスタのチャネルか
ら横方向に分離させ、且つ中間半導体層にドレイン電極
層によってオーバラップされない領域を形成する工程
と； (b) 前記中間半導体層の前記領域の少なくとも一部分に
オーバラップせずに、しかもその一部分を変調しないよ
うに前記ゲートを形成し、中間半導体層の前記一部分が
この中間半導体層に沿って前記横方向の分離領域に低ド
ープの電界軽減領域を形成する工程； とを含むことを特徴とする薄膜トランジスタの製造方
法。 - 【請求項８】 前記(b) の工程を前記(a) の工程の後に
行ない、且つゲートをドレインと同じ半導体薄膜の表面
における絶縁層の上に形成することを特徴とする請求項
７に記載の方法。 - 【請求項９】 前記(a) の工程を実行する前に前記(b)
の工程でゲートを形成することを特徴とする請求項７に
記載の方法。 - 【請求項１０】 前記(b) の工程でゲートを形成した後
に、このゲートをホトマスクとして用いてホトリソグラ
フィ工程を実行して、ドレイン電極層上のホトレジスト
層に窓を画成し、且つ前記窓の個所に露出したドレイン
電極層を前記(a) の工程で前記中間半導体層からエッチ
ング除去することを特徴とする請求項９に記載の方法。 - 【請求項１１】 ドレインと同じ半導体薄膜の表面に前
記(b) の工程でゲートを形成することを特徴とする請求
項１０に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB919113979A GB9113979D0 (en) | 1991-06-28 | 1991-06-28 | Thin-film transistors and their manufacture |
| GB9113979:0 | 1991-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190858A true JPH05190858A (ja) | 1993-07-30 |
Family
ID=10697489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169656A Pending JPH05190858A (ja) | 1991-06-28 | 1992-06-26 | 薄膜トランジスタ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5658805A (ja) |
| EP (1) | EP0520560B1 (ja) |
| JP (1) | JPH05190858A (ja) |
| KR (1) | KR930001503A (ja) |
| DE (1) | DE69218501T2 (ja) |
| GB (1) | GB9113979D0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169610A (ja) * | 2011-01-28 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法及び半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9114018D0 (en) * | 1991-06-28 | 1991-08-14 | Philips Electronic Associated | Thin-film transistor manufacture |
| GB9406900D0 (en) * | 1994-04-07 | 1994-06-01 | Philips Electronics Uk Ltd | Manufacture of electronic devices comprising thin -film transistors |
| JP3296975B2 (ja) * | 1996-08-22 | 2002-07-02 | シャープ株式会社 | 薄膜トランジスタ及びその製造方法 |
| KR100229676B1 (ko) * | 1996-08-30 | 1999-11-15 | 구자홍 | 셀프얼라인 박막트랜지스터 제조방법 |
| KR100248119B1 (ko) * | 1997-05-01 | 2000-03-15 | 구자홍 | 박막트랜지스터 및 그 제조방법 |
| KR100791076B1 (ko) | 2006-12-04 | 2008-01-03 | 삼성전자주식회사 | 전계 경감 트랜지스터를 구비한 로직 회로 및 이를 구비한반도체 장치 |
| US20130207102A1 (en) * | 2012-02-15 | 2013-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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