JPH05190835A - Ｍｏｓアノードショート補助ゲート構造を有する半導体素子 - Google Patents
Ｍｏｓアノードショート補助ゲート構造を有する半導体素子Info
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- JPH05190835A JPH05190835A JP2568592A JP2568592A JPH05190835A JP H05190835 A JPH05190835 A JP H05190835A JP 2568592 A JP2568592 A JP 2568592A JP 2568592 A JP2568592 A JP 2568592A JP H05190835 A JPH05190835 A JP H05190835A
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Abstract
(57)【要約】 （修正有）
【目的】 オン性能とオフ性能のトレードオフの優れ
た、ＭＯＳアノードショート補助ゲート構造を有する半
導体素子。 【構成】 アノードｐエミッタ層４にエッチング加工を
施し、該エッチング溝１２に面するアノードｐエミッタ
層４端にｎ+ ショート層として働くＭＯＳアノードショ
ート層５″を、アノードｐエミッタ層４に接し、ｎバッ
ファ層６には接しないように配置する。該エッチング溝
１２からｎ+ ショート層として働くＭＯＳアノードショ
ート層５″の一部にかかる間をＳｉＯ2 膜１０上に、ア
ノード電極１に対し、絶縁膜１４で絶縁形成されたショ
ート補助ゲート電極１３、を設けた上でアノード側全体
に金属を被覆してアノード電極１を形成した、ＭＯＳア
ノードショート補助ゲート構造を有する半導体素子とし
ての構成を有する。
た、ＭＯＳアノードショート補助ゲート構造を有する半
導体素子。 【構成】 アノードｐエミッタ層４にエッチング加工を
施し、該エッチング溝１２に面するアノードｐエミッタ
層４端にｎ+ ショート層として働くＭＯＳアノードショ
ート層５″を、アノードｐエミッタ層４に接し、ｎバッ
ファ層６には接しないように配置する。該エッチング溝
１２からｎ+ ショート層として働くＭＯＳアノードショ
ート層５″の一部にかかる間をＳｉＯ2 膜１０上に、ア
ノード電極１に対し、絶縁膜１４で絶縁形成されたショ
ート補助ゲート電極１３、を設けた上でアノード側全体
に金属を被覆してアノード電極１を形成した、ＭＯＳア
ノードショート補助ゲート構造を有する半導体素子とし
ての構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は、高速スイッチング・低
損失を要する、バイポーラ型接合を有する電力用半導体
素子としての静電誘導サイリスタ（ＳＩサイリスタ）、
ゲートターンオフサイリスタ（ＧＴＯ）、及び絶縁ゲー
トバイポーラトランジスタ（Insulated Gate Bipolar T
ransistor)（ＩＧＢＴ）等において、アノード電極構造
の最適化を図り、ターンオフ性能及びターンオン性能の
トレードオフを改善できる、ＭＯＳアノードショート構
造を有する半導体素子の特性を更に改良した、ＭＯＳア
ノードショート補助ゲート構造を有する半導体素子に関
する。
損失を要する、バイポーラ型接合を有する電力用半導体
素子としての静電誘導サイリスタ（ＳＩサイリスタ）、
ゲートターンオフサイリスタ（ＧＴＯ）、及び絶縁ゲー
トバイポーラトランジスタ（Insulated Gate Bipolar T
ransistor)（ＩＧＢＴ）等において、アノード電極構造
の最適化を図り、ターンオフ性能及びターンオン性能の
トレードオフを改善できる、ＭＯＳアノードショート構
造を有する半導体素子の特性を更に改良した、ＭＯＳア
ノードショート補助ゲート構造を有する半導体素子に関
する。
【０００２】
【従来の技術】従来、高耐圧化を狙ったオン（on）性能
重視の構造として、アノード側にｎバッファ層を設けた
ものが作られている。この構造に対し、オフ性能を向上
させるには、ｎバッファ層を有さない構造によりオン電
圧を低く保持しつつ、ターンオフ性能の改善できる、静
電誘導効果を利用したアノードショート構造や、ｎバッ
ファ層をアノード側にｎ+ 層で短絡した構造がＧＴＯの
例で提案されている。静電誘導効果を利用したアノード
ショート構造は例えば、文献“新形アノードショート構
造のＳＩサイリスタ”電気学会電子デバイス研究会, ED
D-87-66,pp.37 〜49（１９８７年１０月７日) に開示さ
れている通りである。或いはまた、特開平１−９３１６
９号公報「電力用半導体素子」に開示されている通りで
ある。またｎバッファ層をアノード側にｎ+ 層で短絡し
たＧＴＯの構造としては、例えば、文献“Ｎバッファと
新型アノードショート構造を採用した６ｋＶＧＴＯサイ
リスタ”電気学会電子デバイス研究会，EDD-87-65,pp.2
7 〜35（１９８７年１０月７日）において開示されてい
る通りである。後者の構造をＳＩサイリスタに適用した
例を図１４に示す。これらに対し、「ＭＯＳアノードシ
ョート構造を有する半導体素子」が本件出願人と同一出
願人により、既に特願平３−２８０６４６号に開示され
た。
重視の構造として、アノード側にｎバッファ層を設けた
ものが作られている。この構造に対し、オフ性能を向上
させるには、ｎバッファ層を有さない構造によりオン電
圧を低く保持しつつ、ターンオフ性能の改善できる、静
電誘導効果を利用したアノードショート構造や、ｎバッ
ファ層をアノード側にｎ+ 層で短絡した構造がＧＴＯの
例で提案されている。静電誘導効果を利用したアノード
ショート構造は例えば、文献“新形アノードショート構
造のＳＩサイリスタ”電気学会電子デバイス研究会, ED
D-87-66,pp.37 〜49（１９８７年１０月７日) に開示さ
れている通りである。或いはまた、特開平１−９３１６
９号公報「電力用半導体素子」に開示されている通りで
ある。またｎバッファ層をアノード側にｎ+ 層で短絡し
たＧＴＯの構造としては、例えば、文献“Ｎバッファと
新型アノードショート構造を採用した６ｋＶＧＴＯサイ
リスタ”電気学会電子デバイス研究会，EDD-87-65,pp.2
7 〜35（１９８７年１０月７日）において開示されてい
る通りである。後者の構造をＳＩサイリスタに適用した
例を図１４に示す。これらに対し、「ＭＯＳアノードシ
ョート構造を有する半導体素子」が本件出願人と同一出
願人により、既に特願平３−２８０６４６号に開示され
た。
【０００３】図１４において、１はアノード電極、２は
ゲート電極、３はカソード電極、４はアノードｐエミッ
タ層（ｐE ）層、５はｎ+ ショート層、６はｎバッファ
層、７は高抵抗半導体層、８はｐゲート層、９はパッシ
ベーション膜、８′はカソードｎエミッタ層（ｎE ）層
である。図１４においてはｎバッファ層６の厚さと不純
物濃度を所定の値に設定することによって、高抵抗半導
体層７中に広がる空乏層中の電界を高い値に保持できる
ため、高耐圧を比較的得やすい構造である。しかし、ｎ
バッファ層６中に蓄積される電子の蓄積効果のためアノ
ードｐエミッタ層４からの過剰な正孔注入を引き起こ
す。ｎバッファ層６中に蓄積される電子の流出を助ける
ために図１４においてはｎ+ ショート層５を設けた構造
となっている。
ゲート電極、３はカソード電極、４はアノードｐエミッ
タ層（ｐE ）層、５はｎ+ ショート層、６はｎバッファ
層、７は高抵抗半導体層、８はｐゲート層、９はパッシ
ベーション膜、８′はカソードｎエミッタ層（ｎE ）層
である。図１４においてはｎバッファ層６の厚さと不純
物濃度を所定の値に設定することによって、高抵抗半導
体層７中に広がる空乏層中の電界を高い値に保持できる
ため、高耐圧を比較的得やすい構造である。しかし、ｎ
バッファ層６中に蓄積される電子の蓄積効果のためアノ
ードｐエミッタ層４からの過剰な正孔注入を引き起こ
す。ｎバッファ層６中に蓄積される電子の流出を助ける
ために図１４においてはｎ+ ショート層５を設けた構造
となっている。
【０００４】しかし、従来のｎバッファ層（６）を有す
るアノードショート構造は、耐圧を確保することが主目
的であり、ｎバッファ層（６）の濃度を増加した場合、
アノードショート率を上昇してオフ性能を向上させるこ
とは難しい。アノードショート率を上昇し過ぎた場合、
オン電圧が急上昇し、ひいてはサイリスタがオンに至る
ラッチアップ動作が不可能となり、トランジスタ動作に
なるといった不具合が生ずる。この場合、オフロス（of
f-loss）は下がるがオンロス（on-loss)は急上昇する。
オン（on）性能とオフ（off)性能とのトレードオフを改
善し、両性能ともに改善し、両立させることは従来のｎ
バッファ構造を有する半導体素子においては極めて難し
い。
るアノードショート構造は、耐圧を確保することが主目
的であり、ｎバッファ層（６）の濃度を増加した場合、
アノードショート率を上昇してオフ性能を向上させるこ
とは難しい。アノードショート率を上昇し過ぎた場合、
オン電圧が急上昇し、ひいてはサイリスタがオンに至る
ラッチアップ動作が不可能となり、トランジスタ動作に
なるといった不具合が生ずる。この場合、オフロス（of
f-loss）は下がるがオンロス（on-loss)は急上昇する。
オン（on）性能とオフ（off)性能とのトレードオフを改
善し、両性能ともに改善し、両立させることは従来のｎ
バッファ構造を有する半導体素子においては極めて難し
い。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ｎバ
ッファ層を有するサイリスタ構造において、オン性能と
オフ性能とのトレードオフの優れた、ＭＯＳアノードシ
ョート補助ゲート構造を有する半導体素子を提供するこ
とにある。
ッファ層を有するサイリスタ構造において、オン性能と
オフ性能とのトレードオフの優れた、ＭＯＳアノードシ
ョート補助ゲート構造を有する半導体素子を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明の構成の一例は下
記に示す通りである。即ち、本発明は、既に開示された
カソードｎエミッタ層（８′）とｐベース層もしくはｐ
ゲート層（８）と、高抵抗半導体層（７）と、ｎバッフ
ァ層（６）と、及びアノードｐエミッタ層（４）からな
る層が積層化形成されたバイポーラ型の半導体素子にお
いて、アノードｐエミッタ層（４）にエッチング加工を
施し、該エッチング溝（１２）に面するアノードｐエミ
ッタ層（４）端にｎ+ ショート層として働くＭＯＳアノ
ードショート層（５″）を、アノードｐエミッタ層
（４）には接し、ｎバッファ層（６）には接しないよう
に配置し、該エッチング溝（１２）からｎ+ ショート層
として働くＭＯＳアノードショート層（５″）の一部に
かかる間をＳｉＯ2 膜（１０）で被った上でアノード側
全体に金属を被覆してアノード電極（１）を形成した、
ＭＯＳアノードショート構造を有する半導体素子に対
し、該エッチング溝（１２）内ＳｉＯ2 膜（１０）に沿
って、アノード電極（１）に対し、絶縁膜（１４）によ
り絶縁形成された、ショート補助ゲート電極（以降ＳＡ
Ｇ（Short Assist Gate)電極と称す）（１３）を付加し
たＭＯＳアノードショート補助ゲート構造を有する半導
体素子としての構成を有する。
記に示す通りである。即ち、本発明は、既に開示された
カソードｎエミッタ層（８′）とｐベース層もしくはｐ
ゲート層（８）と、高抵抗半導体層（７）と、ｎバッフ
ァ層（６）と、及びアノードｐエミッタ層（４）からな
る層が積層化形成されたバイポーラ型の半導体素子にお
いて、アノードｐエミッタ層（４）にエッチング加工を
施し、該エッチング溝（１２）に面するアノードｐエミ
ッタ層（４）端にｎ+ ショート層として働くＭＯＳアノ
ードショート層（５″）を、アノードｐエミッタ層
（４）には接し、ｎバッファ層（６）には接しないよう
に配置し、該エッチング溝（１２）からｎ+ ショート層
として働くＭＯＳアノードショート層（５″）の一部に
かかる間をＳｉＯ2 膜（１０）で被った上でアノード側
全体に金属を被覆してアノード電極（１）を形成した、
ＭＯＳアノードショート構造を有する半導体素子に対
し、該エッチング溝（１２）内ＳｉＯ2 膜（１０）に沿
って、アノード電極（１）に対し、絶縁膜（１４）によ
り絶縁形成された、ショート補助ゲート電極（以降ＳＡ
Ｇ（Short Assist Gate)電極と称す）（１３）を付加し
たＭＯＳアノードショート補助ゲート構造を有する半導
体素子としての構成を有する。
【０００７】或いはまた、本発明は、エッチング溝の底
部にはｎ+ ショート補助層（５′）を設けたことを特徴
とする、ＭＯＳアノードショート構造を有する半導体素
子としての構成を有する。
部にはｎ+ ショート補助層（５′）を設けたことを特徴
とする、ＭＯＳアノードショート構造を有する半導体素
子としての構成を有する。
【０００８】
【作用】図９乃至図１２は本発明によるＭＯＳアノード
ショート補助ゲート構造を有する半導体素子の動作原理
説明図である。各図中において、それぞれエネルギーバ
ンド図、キャリアの動き、Ｖ−Ｉ特性（アノード・カソ
ード間の電圧−電流特性）に対応する模式図を含んでい
る。半導体素子として、ＳＩサイリスタの各動作におけ
る各構造の作用を説明する。
ショート補助ゲート構造を有する半導体素子の動作原理
説明図である。各図中において、それぞれエネルギーバ
ンド図、キャリアの動き、Ｖ−Ｉ特性（アノード・カソ
ード間の電圧−電流特性）に対応する模式図を含んでい
る。半導体素子として、ＳＩサイリスタの各動作におけ
る各構造の作用を説明する。
【０００９】図９は点弧特性である。このとき、ＳＡＧ
電極（１３）とアノード電極（１）間はショート状態に
しておく。図９において印加順方向電圧ＶD 約２５Ｖ程
度で低い場合を示している。この時ＭＯＳチャンネル
（１１）はほとんど働いていない。つまり、この状態で
はＭＯＳアノードショートが存在しない場合のような動
作となり、逆阻止形サイリスタの動作となる。
電極（１３）とアノード電極（１）間はショート状態に
しておく。図９において印加順方向電圧ＶD 約２５Ｖ程
度で低い場合を示している。この時ＭＯＳチャンネル
（１１）はほとんど働いていない。つまり、この状態で
はＭＯＳアノードショートが存在しない場合のような動
作となり、逆阻止形サイリスタの動作となる。
【００１０】図１０はターンオン特性である。このと
き、ＳＡＧ電極（１３）とアノード電極（１）間はショ
ート状態にしておく。ＶD としては、例えば、順方向耐
圧の１／２として、約１２５０Ｖと高い場合を示してい
る。この時、ＭＯＳチャンネル（１１）は、カソードｎ
エミッタ層（８′）よりの電子注入、つまりｎバッファ
層（６）を介して流れ込む動作をする。また、これに伴
ない正孔はアノードｐエミッタ層（４）よりｎＭＯＳチ
ャネル（１１）をさけて注入が始まる。つまりＳＩサイ
リスタがオン動作に移行するので、ＶD は急激に下がり
ＭＯＳチャネル（１１）は消滅し、正孔注入は更に多量
に生ずる。つまり再び逆阻止形サイリスタ動作と近くな
る。
き、ＳＡＧ電極（１３）とアノード電極（１）間はショ
ート状態にしておく。ＶD としては、例えば、順方向耐
圧の１／２として、約１２５０Ｖと高い場合を示してい
る。この時、ＭＯＳチャンネル（１１）は、カソードｎ
エミッタ層（８′）よりの電子注入、つまりｎバッファ
層（６）を介して流れ込む動作をする。また、これに伴
ない正孔はアノードｐエミッタ層（４）よりｎＭＯＳチ
ャネル（１１）をさけて注入が始まる。つまりＳＩサイ
リスタがオン動作に移行するので、ＶD は急激に下がり
ＭＯＳチャネル（１１）は消滅し、正孔注入は更に多量
に生ずる。つまり再び逆阻止形サイリスタ動作と近くな
る。
【００１１】図１１は導通特性である。このとき、ＳＡ
Ｇ電極（１３）とアノード電極（１）間はショート状態
にしておく。ＶD は導通時のためオン電圧程度で２．５
Ｖ程度と低い場合を示している。この時ＭＯＳチャンネ
ル（１１）は動作していない。つまり逆阻止形サイリス
タの動作となり、オン電圧は従来のアノードショート構
造を有するサイリスタのものよりも低い。
Ｇ電極（１３）とアノード電極（１）間はショート状態
にしておく。ＶD は導通時のためオン電圧程度で２．５
Ｖ程度と低い場合を示している。この時ＭＯＳチャンネ
ル（１１）は動作していない。つまり逆阻止形サイリス
タの動作となり、オン電圧は従来のアノードショート構
造を有するサイリスタのものよりも低い。
【００１２】図１２はターンオフ特性である。ゲート電
極（２）より正孔電流を引き出す場合、ゲート電極
（２），カソード電極（３）間に逆バイアスがかかり、
キャリアが激減しｐゲート層（８）の周囲が空乏化して
いく。ｐゲート層（８）とカソードｎエミッタ層
（８′）間に広がる空乏層形成により、カソードｎエミ
ッタ層（８′）からの電子注入が停止し、アノード・カ
ソード間電圧ＶD が上昇するに伴ない、ＳＡＧ電極（１
３）をアノード電極（１）に対し正バイアスすること
で、ＭＯＳチャネル（１１）が積極的に導通することに
なり、高抵抗半導体層（７）中及びｎバッファ層（６）
中に浮遊残留する電子はｎ+ ショート補助層（５′）か
らＭＯＳチャネル（１１）を介してＭＯＳアノードショ
ート層（５″）に導通し、アノード電極（１）へと掃き
出される。この動作時においては、ターンオン動作の時
とは異なり、電子注入がカソードｎエミッタ層（８′）
から生じていないため、正孔注入の再結合過程は残留電
子との再結合が主となり、ｎバッファ層（６）とアノー
ドｐエミッタ層（４）との間がキャリア再結合過程の起
こりやすい場所となる。ターンオフ後期のテイル電流を
積極的に低減化処理できることになる。つまり、ターン
オフ動作ではＭＯＳチャネル（１１）が積極的に動作し
続けるため、アノードショートの効果が強力に効くこと
になり、ターンオフタイムが短縮化され、テイル電流の
低減化特性が得られる。
極（２）より正孔電流を引き出す場合、ゲート電極
（２），カソード電極（３）間に逆バイアスがかかり、
キャリアが激減しｐゲート層（８）の周囲が空乏化して
いく。ｐゲート層（８）とカソードｎエミッタ層
（８′）間に広がる空乏層形成により、カソードｎエミ
ッタ層（８′）からの電子注入が停止し、アノード・カ
ソード間電圧ＶD が上昇するに伴ない、ＳＡＧ電極（１
３）をアノード電極（１）に対し正バイアスすること
で、ＭＯＳチャネル（１１）が積極的に導通することに
なり、高抵抗半導体層（７）中及びｎバッファ層（６）
中に浮遊残留する電子はｎ+ ショート補助層（５′）か
らＭＯＳチャネル（１１）を介してＭＯＳアノードショ
ート層（５″）に導通し、アノード電極（１）へと掃き
出される。この動作時においては、ターンオン動作の時
とは異なり、電子注入がカソードｎエミッタ層（８′）
から生じていないため、正孔注入の再結合過程は残留電
子との再結合が主となり、ｎバッファ層（６）とアノー
ドｐエミッタ層（４）との間がキャリア再結合過程の起
こりやすい場所となる。ターンオフ後期のテイル電流を
積極的に低減化処理できることになる。つまり、ターン
オフ動作ではＭＯＳチャネル（１１）が積極的に動作し
続けるため、アノードショートの効果が強力に効くこと
になり、ターンオフタイムが短縮化され、テイル電流の
低減化特性が得られる。
【００１３】以上説明したように、本発明の動作原理は
ＭＯＳアノードショート補助ゲート構造において、ター
ンオフ時に、ＳＡＧ電極（１３）を正バイアスすること
でＭＯＳチャネルが働き、電子の掃き出しが活性化する
特性を利用したものである。これによって、オン動作で
は逆阻止形サイリスタの動作に近く、オン性能が優れ、
オフ動作では強力なアノードショート型の如くオフ性能
の優れるデバイス特性が得られる。
ＭＯＳアノードショート補助ゲート構造において、ター
ンオフ時に、ＳＡＧ電極（１３）を正バイアスすること
でＭＯＳチャネルが働き、電子の掃き出しが活性化する
特性を利用したものである。これによって、オン動作で
は逆阻止形サイリスタの動作に近く、オン性能が優れ、
オフ動作では強力なアノードショート型の如くオフ性能
の優れるデバイス特性が得られる。
【００１４】
【実施例１】図１は本発明のＭＯＳアノードショート補
助ゲート構造を有する半導体素子としての実施例を示
し、ＭＯＳアノードショート補助ゲート構造を有する静
電誘導サイリスタの模式的断面構造図を示す。図１にお
いて、１はアノード電極、２はゲート電極、３はカソー
ド電極である。４はアノードｐエミッタ層、５′はｎ+
ショート補助層、５″は従来例（図７）におけるｎ+ シ
ョート層（５）と同様に働くＭＯＳアノードショート層
である。６はｎバッファ層、７は高抵抗半導体層であ
る。８はｐゲート層もしくはｐベース層であり、８′は
カソードｎエミッタ層である。９はゲート・カソード間
のパッシベーション膜である。１０はＭＯＳアノードシ
ョート構造の絶縁膜として働くＳｉＯ2 膜である。１１
はＭＯＳアノードショート構造におけるＭＯＳチャネル
を示す。１３はショート補助ゲート電極であり、絶縁膜
１４によりアノード電極１に対し、電気的に絶縁され、
外部に引き出される。
助ゲート構造を有する半導体素子としての実施例を示
し、ＭＯＳアノードショート補助ゲート構造を有する静
電誘導サイリスタの模式的断面構造図を示す。図１にお
いて、１はアノード電極、２はゲート電極、３はカソー
ド電極である。４はアノードｐエミッタ層、５′はｎ+
ショート補助層、５″は従来例（図７）におけるｎ+ シ
ョート層（５）と同様に働くＭＯＳアノードショート層
である。６はｎバッファ層、７は高抵抗半導体層であ
る。８はｐゲート層もしくはｐベース層であり、８′は
カソードｎエミッタ層である。９はゲート・カソード間
のパッシベーション膜である。１０はＭＯＳアノードシ
ョート構造の絶縁膜として働くＳｉＯ2 膜である。１１
はＭＯＳアノードショート構造におけるＭＯＳチャネル
を示す。１３はショート補助ゲート電極であり、絶縁膜
１４によりアノード電極１に対し、電気的に絶縁され、
外部に引き出される。
【００１５】製造方法を簡単に説明すると以下の通りで
ある。ＳＩサイリスタ（図１）に適用すべく、アノード
ｐエミッタ層（ｐE 層）４をｎバッファ層６に至るまで
局部的にエッチング除去し、エッチング溝１２を形成
し、形成された島状アノードｐエミッタ層（ｐE 層）４
の端にアノードｐエミッタ層４よりも薄い、ｎ+ ショー
ト層と同じ役割をするＭＯＳアノードショート層５″を
設ける。また、上記のエッチングした場所の中央にｎ+
ショート補助層５′を設けても良い。ＭＯＳアノードシ
ョート層５″とｎ+ ショート補助層５′に至るまでのア
ノードｐエミッタ層（ｐE 層）４領域表面にＭＯＳチャ
ネル１１を形成してＭＯＳ動作を生じさせる、ＳｉＯ2
膜１０を設ける。このエッチング溝１２，ＳｉＯ2 膜１
０に沿い、ＳＡＧ電極１３を蒸着選択形成し絶縁ポリイ
ミド膜を形成する。この上にアノード電極１を蒸着す
る。カソード側の構造の製造方法は図１４の従来例と同
様である。
ある。ＳＩサイリスタ（図１）に適用すべく、アノード
ｐエミッタ層（ｐE 層）４をｎバッファ層６に至るまで
局部的にエッチング除去し、エッチング溝１２を形成
し、形成された島状アノードｐエミッタ層（ｐE 層）４
の端にアノードｐエミッタ層４よりも薄い、ｎ+ ショー
ト層と同じ役割をするＭＯＳアノードショート層５″を
設ける。また、上記のエッチングした場所の中央にｎ+
ショート補助層５′を設けても良い。ＭＯＳアノードシ
ョート層５″とｎ+ ショート補助層５′に至るまでのア
ノードｐエミッタ層（ｐE 層）４領域表面にＭＯＳチャ
ネル１１を形成してＭＯＳ動作を生じさせる、ＳｉＯ2
膜１０を設ける。このエッチング溝１２，ＳｉＯ2 膜１
０に沿い、ＳＡＧ電極１３を蒸着選択形成し絶縁ポリイ
ミド膜を形成する。この上にアノード電極１を蒸着す
る。カソード側の構造の製造方法は図１４の従来例と同
様である。
【００１６】以下、ＭＯＳアノードショート補助ゲート
構造を有する半導体素子としての実施例の特徴を述べ
る。図１において、アノード電極１とＳｉＯ2 膜１０と
アノードｐエミッタ層４によってＭＯＳ構造が形成さ
れ、ｎショート補助層５′もしくはｎバッファ層内のキ
ャリアがＭＯＳチャネル１１の導通によって、ＭＯＳア
ノードショート層５″へ導かれると云う動作を行なって
いる。
構造を有する半導体素子としての実施例の特徴を述べ
る。図１において、アノード電極１とＳｉＯ2 膜１０と
アノードｐエミッタ層４によってＭＯＳ構造が形成さ
れ、ｎショート補助層５′もしくはｎバッファ層内のキ
ャリアがＭＯＳチャネル１１の導通によって、ＭＯＳア
ノードショート層５″へ導かれると云う動作を行なって
いる。
【００１７】このＭＯＳアノードショート構造によって
等価的に形成されるｎチャネルＭＯＳＦＥＴはＭＯＳア
ノードショート層５″をソースと見ることができ、基板
として働くアノードｐエミッタ層４は上記の等価的なソ
ースに短絡されている。等価的にドレインとして働くｎ
バッファ層６もしくはｎ+ ショート補助層５′の電位
は、上記の等価的なソースの電位、即ち、アノード電極
１の電位に比較して、零もしいは負電位であり、ｎバッ
ファ層６内に蓄積される電子の量が多ければ多い程、負
電位の値は大きくなる。しかし、この電位差は高々シリ
コンの場合で約１Ｖであり、極めて低い。ＭＯＳアノー
ドショート構造によって形成される上記の等価的なｎチ
ャネルＭＯＳＦＥＴはＭＯＳアノード短絡動作を実行中
は、ソースに比べてドレインの電位が負電位であること
から、等価的なｎチャネルＭＯＳＦＥＴの逆バイアス動
作となる。そして、この逆バイアスは１Ｖ程度以下であ
り、ＭＯＳアノード短絡の抵抗値を下げることがＭＯＳ
アノードショートの性能上、極めて重要である。この等
価的なｎチャネルＭＯＳＦＥＴのチャネル長、絶縁膜で
あるＳｉＯ2 膜１０の厚さ、ＭＯＳチャネル１１部分に
おけるチャネルの不純物密度あるいはチャネルドーピン
グのレベル、全体としてのチャネル幅及びＭＯＳアノー
ドショートの総チャネル数（もしくはＭＯＳアノードシ
ョートの形成のピッチ）及びＭＯＳチャネル１１を形成
する面方位として例えば１００面を採用すること等がＭ
ＯＳアノードショートの抵抗を決定する要因であり、通
常のＭＯＳＦＥＴのオン抵抗を下げるための手段が同様
に有効に働くと云える。
等価的に形成されるｎチャネルＭＯＳＦＥＴはＭＯＳア
ノードショート層５″をソースと見ることができ、基板
として働くアノードｐエミッタ層４は上記の等価的なソ
ースに短絡されている。等価的にドレインとして働くｎ
バッファ層６もしくはｎ+ ショート補助層５′の電位
は、上記の等価的なソースの電位、即ち、アノード電極
１の電位に比較して、零もしいは負電位であり、ｎバッ
ファ層６内に蓄積される電子の量が多ければ多い程、負
電位の値は大きくなる。しかし、この電位差は高々シリ
コンの場合で約１Ｖであり、極めて低い。ＭＯＳアノー
ドショート構造によって形成される上記の等価的なｎチ
ャネルＭＯＳＦＥＴはＭＯＳアノード短絡動作を実行中
は、ソースに比べてドレインの電位が負電位であること
から、等価的なｎチャネルＭＯＳＦＥＴの逆バイアス動
作となる。そして、この逆バイアスは１Ｖ程度以下であ
り、ＭＯＳアノード短絡の抵抗値を下げることがＭＯＳ
アノードショートの性能上、極めて重要である。この等
価的なｎチャネルＭＯＳＦＥＴのチャネル長、絶縁膜で
あるＳｉＯ2 膜１０の厚さ、ＭＯＳチャネル１１部分に
おけるチャネルの不純物密度あるいはチャネルドーピン
グのレベル、全体としてのチャネル幅及びＭＯＳアノー
ドショートの総チャネル数（もしくはＭＯＳアノードシ
ョートの形成のピッチ）及びＭＯＳチャネル１１を形成
する面方位として例えば１００面を採用すること等がＭ
ＯＳアノードショートの抵抗を決定する要因であり、通
常のＭＯＳＦＥＴのオン抵抗を下げるための手段が同様
に有効に働くと云える。
【００１８】本発明は、このＭＯＳアノードショート構
造を更に効果的に働かすため、ショート補助ゲート電極
１３を付加した。このためＭＯＳアノードショートは、
チャネル形成がよりスムーズになり、ターンオフ時のキ
ャリア引き出しは高速になる。
造を更に効果的に働かすため、ショート補助ゲート電極
１３を付加した。このためＭＯＳアノードショートは、
チャネル形成がよりスムーズになり、ターンオフ時のキ
ャリア引き出しは高速になる。
【００１９】図１に示した実施例ではＭＯＳアノードシ
ョート補助ゲート構造を有する静電誘導サイリスタを例
として説明したが、他の構造の半導体デバイスとして、
例えば、ゲートターンオフサイリスタや、絶縁ゲートバ
イポーラトランジスタ（ＩＧＢＴ）、或いは平面ゲート
形ＳＩサイリスタ、埋込みゲート形ＳＩサイリスタ等に
おいても本発明に係るＭＯＳアノードショート補助ゲー
ト構造を適用することは容易に考えられる拡張例であ
る。
ョート補助ゲート構造を有する静電誘導サイリスタを例
として説明したが、他の構造の半導体デバイスとして、
例えば、ゲートターンオフサイリスタや、絶縁ゲートバ
イポーラトランジスタ（ＩＧＢＴ）、或いは平面ゲート
形ＳＩサイリスタ、埋込みゲート形ＳＩサイリスタ等に
おいても本発明に係るＭＯＳアノードショート補助ゲー
ト構造を適用することは容易に考えられる拡張例であ
る。
【００２０】
【実施例２】図２は本発明の別の実施例（実施例２）と
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。ショート補助ゲート電極１
３はほぼ台形状に形成された例である。シリコン面に対
して異方性エッチングの手法を用いて、特定の面方位を
有する傾斜したテーパー状のエッチング面を形成し、そ
のテーパー状のシリコン面１５にＭＯＳチャネル１１を
形成している。ＭＯＳチャネル１１を特定の面方位に形
成することができ、またテーパーの厚さの制御も容易な
ため、単なるメサエッチングによりＭＯＳチャネル用の
溝を形成する場合に比べて、等価的なＭＯＳＦＥＴのチ
ャネル長の制御が容易となり、ＭＯＳアノードショート
の効果を安定に保持することができるという特徴を有す
る。尚、図２において、図１と同等の働きをする構成要
素については同一の参照番号を付してある。
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。ショート補助ゲート電極１
３はほぼ台形状に形成された例である。シリコン面に対
して異方性エッチングの手法を用いて、特定の面方位を
有する傾斜したテーパー状のエッチング面を形成し、そ
のテーパー状のシリコン面１５にＭＯＳチャネル１１を
形成している。ＭＯＳチャネル１１を特定の面方位に形
成することができ、またテーパーの厚さの制御も容易な
ため、単なるメサエッチングによりＭＯＳチャネル用の
溝を形成する場合に比べて、等価的なＭＯＳＦＥＴのチ
ャネル長の制御が容易となり、ＭＯＳアノードショート
の効果を安定に保持することができるという特徴を有す
る。尚、図２において、図１と同等の働きをする構成要
素については同一の参照番号を付してある。
【００２１】
【実施例３】図３は本発明の別の実施例（実施例３）と
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。ショート補助ゲート電極１
３は図２（実施例２）の場合とは逆の台形状に形成され
ている。図３の例では図２に比べてショート補助ゲート
電極１３が逆の台形状となっていることから、ＭＯＳア
ノードショート層５″を相対的に小さい領域に形成する
ことができ、結果的にアノードｐエミッタ層４の領域を
広く取ることができる。図２及び図３のアノード側形状
は、従来公知の誘電体分離プロセスや、多結晶シリコン
の単結晶化プロセス、異方性エッチングプロセス或いは
シリコン基板のはり合わせ技術等を組み合わせることに
より形成することができる。実施例２及び３においては
アノード電極１を平坦に形成できる点も特徴である。
尚、図３においても、図１，図２と同等の働きをする構
成要素については同一の参照番号を付してある。
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。ショート補助ゲート電極１
３は図２（実施例２）の場合とは逆の台形状に形成され
ている。図３の例では図２に比べてショート補助ゲート
電極１３が逆の台形状となっていることから、ＭＯＳア
ノードショート層５″を相対的に小さい領域に形成する
ことができ、結果的にアノードｐエミッタ層４の領域を
広く取ることができる。図２及び図３のアノード側形状
は、従来公知の誘電体分離プロセスや、多結晶シリコン
の単結晶化プロセス、異方性エッチングプロセス或いは
シリコン基板のはり合わせ技術等を組み合わせることに
より形成することができる。実施例２及び３においては
アノード電極１を平坦に形成できる点も特徴である。
尚、図３においても、図１，図２と同等の働きをする構
成要素については同一の参照番号を付してある。
【００２２】
【実施例４】図４は本発明の別の実施例（実施例４）と
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。実施例４の構造的特徴は、
ｎ+ ショート補助層５′，ＭＯＳチャネル１１及びＭＯ
Ｓアノードショート層５″がほぼ平坦なシリコン面（ア
ノード面）上に形成され、従って、ショート補助ゲート
電極１３もプレーナ形状に極めて容易に形成できる構造
となっている点である。このために、ｎ+ ショート補助
層５′をアノード側シリコン面まで延長して形成してい
る。図４のような構造を採用することによって、ＭＯＳ
プレーナプロセスによるｎチャネルＭＯＳＦＥＴを形成
する工程を容易に適用できるという特徴がある。尚、図
４においても図１乃至図３と同等の働きをする構成要素
については同一の参照番号を付してある。
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。実施例４の構造的特徴は、
ｎ+ ショート補助層５′，ＭＯＳチャネル１１及びＭＯ
Ｓアノードショート層５″がほぼ平坦なシリコン面（ア
ノード面）上に形成され、従って、ショート補助ゲート
電極１３もプレーナ形状に極めて容易に形成できる構造
となっている点である。このために、ｎ+ ショート補助
層５′をアノード側シリコン面まで延長して形成してい
る。図４のような構造を採用することによって、ＭＯＳ
プレーナプロセスによるｎチャネルＭＯＳＦＥＴを形成
する工程を容易に適用できるという特徴がある。尚、図
４においても図１乃至図３と同等の働きをする構成要素
については同一の参照番号を付してある。
【００２３】
【実施例５】図５は本発明の別の実施例（実施例５）と
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。実施例５の構造的特徴は、
ｎ+ ショート補助層５′，ＭＯＳアノードショート層
５″を等価的なソース／ドレインとするＭＯＳＦＥＴが
ほぼ垂直に形成されている点にある。この構造を実現す
るために、実施例５においては、ショート補助ゲート電
極１３はその断面はほぼ矩形状となり、実質的にアノー
ドｐエミッタ層４内に埋め込まれて形成されている。製
造方法としては、アノードｐエミッタ層４に対して、Ｒ
ＩＥやＥＣＲプラズマエッチ等によってほぼ矩形状の溝
を形成し、ＭＯＳ界面となるシリコン界面のダメージ層
を除去した後、ＳｉＯ2 膜１０を形成し、ポリシリコン
等によってショート補助ゲート電極１３を形成する。図
５により明らかなように実施例５では、アノード電極１
はほぼ平坦に形成することができる点も特徴である。
尚、図５においても図１乃至図４と同等の働きをする構
成要素については同一の参照番号を付してある。
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。実施例５の構造的特徴は、
ｎ+ ショート補助層５′，ＭＯＳアノードショート層
５″を等価的なソース／ドレインとするＭＯＳＦＥＴが
ほぼ垂直に形成されている点にある。この構造を実現す
るために、実施例５においては、ショート補助ゲート電
極１３はその断面はほぼ矩形状となり、実質的にアノー
ドｐエミッタ層４内に埋め込まれて形成されている。製
造方法としては、アノードｐエミッタ層４に対して、Ｒ
ＩＥやＥＣＲプラズマエッチ等によってほぼ矩形状の溝
を形成し、ＭＯＳ界面となるシリコン界面のダメージ層
を除去した後、ＳｉＯ2 膜１０を形成し、ポリシリコン
等によってショート補助ゲート電極１３を形成する。図
５により明らかなように実施例５では、アノード電極１
はほぼ平坦に形成することができる点も特徴である。
尚、図５においても図１乃至図４と同等の働きをする構
成要素については同一の参照番号を付してある。
【００２４】
【実施例６】図６は本発明の別の実施例（実施例６）と
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。図５の実施例５とＭＯＳア
ノードショート補助ゲート構造は実質的に同一である。
実施例６の構造的な特徴は、アノードｐエミッタ層４内
に高濃度に拡散された領域、即ち、アノードｐ+ エミッ
タ領域４′を有する点にある。アノードｐ+ エミッタ領
域４′の働きによってアノードｐエミッタ層４とＭＯＳ
アノードショート補助層５″との間の横方向の抵抗を低
減化することができ、ＭＯＳアノードショートのショー
ト機能を増大することができるという特徴を有する。
尚、図６においても図１乃至図５と同等の働きをする構
成要素については同一の参照番号を付してある。
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。図５の実施例５とＭＯＳア
ノードショート補助ゲート構造は実質的に同一である。
実施例６の構造的な特徴は、アノードｐエミッタ層４内
に高濃度に拡散された領域、即ち、アノードｐ+ エミッ
タ領域４′を有する点にある。アノードｐ+ エミッタ領
域４′の働きによってアノードｐエミッタ層４とＭＯＳ
アノードショート補助層５″との間の横方向の抵抗を低
減化することができ、ＭＯＳアノードショートのショー
ト機能を増大することができるという特徴を有する。
尚、図６においても図１乃至図５と同等の働きをする構
成要素については同一の参照番号を付してある。
【００２５】
【実施例７】図７は本発明の別の実施例（実施例７）と
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。ＭＯＳアノードショート補
助ゲート構造については実施例５や実施例６と実質的に
同一である。アノードｐ+ エミッタ領域４′を具備する
点も実施例６と実質的に同等である。図７の実施例７の
構造的特徴は、ｎバッファ層６がｎ+ ｎ- ｎ+ ｎ- 構造
となっている点にある。ｎバッファ層６のｎ- 部分は両
側のｎ+ 部分から広がる空乏層によって充分空乏化さ
れ、ｎ- 部分の電位は容量結合によって、ｎ+ 部分の電
位によって決定される程度の寸法及び不純物密度を有す
るように設計されている。しかも、前述のアノードｐ+
エミッタ領域４′の前面にはｐE 層４及びｎ- 部分が配
置されるように構成され、アノードｐ+ エミッタ領域
４′から注入される正孔は、ｎ- 部分を通過してｎｉ層
７に注入されやすい構造となっている。一方、ｎｉ層７
内の電子及びｎ- 部分の電子、或いは、ｎE 層８′から
の注入電子はｎバッファ層６のｎ+ 部分に主として蓄積
されやすい構造となっている。このような構造的特徴を
有する実施例７では、ターンオフ時のＭＯＳアノードシ
ョートの効果が増大され、また逆にターンオン時のオン
抵抗も下がりやすいという特徴を有する。尚、図７にお
いても図１乃至図６と同等の働きをする構成要素につい
ては同一の参照番号を付してある。
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。ＭＯＳアノードショート補
助ゲート構造については実施例５や実施例６と実質的に
同一である。アノードｐ+ エミッタ領域４′を具備する
点も実施例６と実質的に同等である。図７の実施例７の
構造的特徴は、ｎバッファ層６がｎ+ ｎ- ｎ+ ｎ- 構造
となっている点にある。ｎバッファ層６のｎ- 部分は両
側のｎ+ 部分から広がる空乏層によって充分空乏化さ
れ、ｎ- 部分の電位は容量結合によって、ｎ+ 部分の電
位によって決定される程度の寸法及び不純物密度を有す
るように設計されている。しかも、前述のアノードｐ+
エミッタ領域４′の前面にはｐE 層４及びｎ- 部分が配
置されるように構成され、アノードｐ+ エミッタ領域
４′から注入される正孔は、ｎ- 部分を通過してｎｉ層
７に注入されやすい構造となっている。一方、ｎｉ層７
内の電子及びｎ- 部分の電子、或いは、ｎE 層８′から
の注入電子はｎバッファ層６のｎ+ 部分に主として蓄積
されやすい構造となっている。このような構造的特徴を
有する実施例７では、ターンオフ時のＭＯＳアノードシ
ョートの効果が増大され、また逆にターンオン時のオン
抵抗も下がりやすいという特徴を有する。尚、図７にお
いても図１乃至図６と同等の働きをする構成要素につい
ては同一の参照番号を付してある。
【００２６】
【実施例８】図８は本発明の別の実施例（実施例８）と
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。図８の構造的特徴は、実施
例７の構造を横方向に縮めた点にある。ｎバッファ層６
はｎ+ ｎ- ｎ+ ｎ- 構造を有し一定のピッチで形成され
ている。ｎバッファ層６のｎ+ 部分はｎ+ ショート補助
層５′として働く。ＭＯＳチャネル１１の数を増加し、
ＭＯＳアノードショートの効果を増大する構造的特徴を
有している。このために、ショート補助ゲート電極１３
はアノードｐエミッタ層４内にｎ+ 部分と同一ピッチ
で、しかもｎ+ 部分と絶縁膜１０を介して配置形成され
ている。ｎ+ ショート補助層５′とＭＯＳアノードショ
ート層５″はほぼ垂直に配置され、ショート補助ゲート
電極１３によって等価的な縦形ＭＯＳＦＥＴが多数垂直
に形成されている（細部については拡大図を参照）。Ｍ
ＯＳアノードショート層５″とアノードｐ+ エミッタ領
域４′は接触して形成した構造となっているが、アノー
ド電極１によって両者ともに同電位となるからである。
離隔して形成してもよいことはもちろんである。図８に
示した実施例８の構造では、ＭＯＳチャネルの数が実施
例１乃至実施例７と比べて増大しているためＭＯＳアノ
ードショートの効果が増大するという特徴を有する。
尚、図８においても、図１乃至図７と同等の働きをする
構成要素については同一の参照番号を付してある。
してのＭＯＳアノードショート補助ゲート構造を有する
半導体素子の構造例である。図８の構造的特徴は、実施
例７の構造を横方向に縮めた点にある。ｎバッファ層６
はｎ+ ｎ- ｎ+ ｎ- 構造を有し一定のピッチで形成され
ている。ｎバッファ層６のｎ+ 部分はｎ+ ショート補助
層５′として働く。ＭＯＳチャネル１１の数を増加し、
ＭＯＳアノードショートの効果を増大する構造的特徴を
有している。このために、ショート補助ゲート電極１３
はアノードｐエミッタ層４内にｎ+ 部分と同一ピッチ
で、しかもｎ+ 部分と絶縁膜１０を介して配置形成され
ている。ｎ+ ショート補助層５′とＭＯＳアノードショ
ート層５″はほぼ垂直に配置され、ショート補助ゲート
電極１３によって等価的な縦形ＭＯＳＦＥＴが多数垂直
に形成されている（細部については拡大図を参照）。Ｍ
ＯＳアノードショート層５″とアノードｐ+ エミッタ領
域４′は接触して形成した構造となっているが、アノー
ド電極１によって両者ともに同電位となるからである。
離隔して形成してもよいことはもちろんである。図８に
示した実施例８の構造では、ＭＯＳチャネルの数が実施
例１乃至実施例７と比べて増大しているためＭＯＳアノ
ードショートの効果が増大するという特徴を有する。
尚、図８においても、図１乃至図７と同等の働きをする
構成要素については同一の参照番号を付してある。
【００２７】
【発明の効果】図１３は２５００Ｖ／３００Ａ級素子に
おいてカソード側構造は一定（ＳＩサイリスタ構造）に
して、アノード側構造が従来例（図１４）の場合と既に
開示されたＭＯＳアノードショート構造の例と及び本発
明のＭＯＳアノードショート補助ゲート構造の例（図
１）の場合とのターンオンロス（turn-on-loss）Ｅonと
ターンオフロス（turn-off-loss)Ｅoff の関係を図示し
たものである。スイッチング条件としては、ＶD ＝１２
５０Ｖ、ＩT ＝３００Ａ、Ｔj ＝１２５℃である。従来
例に比べ、本発明においてはターンオンロスＥon及びタ
ーンオフロスＥoff のトレードオフが改善され、優れて
いることがわかる。
おいてカソード側構造は一定（ＳＩサイリスタ構造）に
して、アノード側構造が従来例（図１４）の場合と既に
開示されたＭＯＳアノードショート構造の例と及び本発
明のＭＯＳアノードショート補助ゲート構造の例（図
１）の場合とのターンオンロス（turn-on-loss）Ｅonと
ターンオフロス（turn-off-loss)Ｅoff の関係を図示し
たものである。スイッチング条件としては、ＶD ＝１２
５０Ｖ、ＩT ＝３００Ａ、Ｔj ＝１２５℃である。従来
例に比べ、本発明においてはターンオンロスＥon及びタ
ーンオフロスＥoff のトレードオフが改善され、優れて
いることがわかる。
【図１】本発明の実施例（実施例１）としてのＭＯＳア
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
【図２】本発明の実施例（実施例２）としてのＭＯＳア
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
【図３】本発明の実施例（実施例３）としてのＭＯＳア
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
【図４】本発明の実施例（実施例４）としてのＭＯＳア
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
【図５】本発明の実施例（実施例５）としてのＭＯＳア
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
【図６】本発明の実施例（実施例６）としてのＭＯＳア
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
【図７】本発明の実施例（実施例７）としてのＭＯＳア
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図
【図８】本発明の実施例（実施例８）としてのＭＯＳア
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図及びＭＯＳアノ
ードショート補助ゲート構造部分近傍の拡大図
ノードショート補助ゲート構造を有する半導体素子（静
電誘導サイリスタ）の模式的断面構造図及びＭＯＳアノ
ードショート補助ゲート構造部分近傍の拡大図
【図９】本発明のＭＯＳアノードショート補助ゲート構
造を有する半導体素子の動作原理説明図であって、点弧
特性の説明図（エネルギーバンド図，キャリアの動き，
Ｖ−Ｉ特性の様子）
造を有する半導体素子の動作原理説明図であって、点弧
特性の説明図（エネルギーバンド図，キャリアの動き，
Ｖ−Ｉ特性の様子）
【図１０】本発明のＭＯＳアノードショート補助ゲート
構造を有する半導体素子の動作原理説明図であって、タ
ーンオン特性の説明図（エネルギーバンド図，キャリア
の動き，Ｖ−Ｉ特性の様子）
構造を有する半導体素子の動作原理説明図であって、タ
ーンオン特性の説明図（エネルギーバンド図，キャリア
の動き，Ｖ−Ｉ特性の様子）
【図１１】本発明のＭＯＳアノードショート補助ゲート
構造を有する半導体素子の動作原理説明図であって、導
通特性の説明図（エネルギーバンド図，キャリアの動
き，Ｖ−Ｉ特性の様子）
構造を有する半導体素子の動作原理説明図であって、導
通特性の説明図（エネルギーバンド図，キャリアの動
き，Ｖ−Ｉ特性の様子）
【図１２】本発明のＭＯＳアノードショート補助ゲート
構造を有する半導体素子の動作原理説明図であって、タ
ーンオフ特性の説明図（エネルギーバンド図，キャリア
の動き，Ｖ−Ｉ特性の様子）
構造を有する半導体素子の動作原理説明図であって、タ
ーンオフ特性の説明図（エネルギーバンド図，キャリア
の動き，Ｖ−Ｉ特性の様子）
【図１３】本発明のよるＭＯＳアノードショート補助ゲ
ート構造を有する半導体素子と、従来例によるアノード
ショート構造（ＭＯＳアノードショート構造を含む）を
有する半導体素子のターンオンロスＥonとターンオフロ
スＥoff とのトレードオフ関係の比較図
ート構造を有する半導体素子と、従来例によるアノード
ショート構造（ＭＯＳアノードショート構造を含む）を
有する半導体素子のターンオンロスＥonとターンオフロ
スＥoff とのトレードオフ関係の比較図
【図１４】本発明の先行技術としての従来形アノードシ
ョート構造を有する静電誘導サイリスタの模式的断面構
造図
ョート構造を有する静電誘導サイリスタの模式的断面構
造図
１ アノード電極 ２ ゲート電極 ３ カソード電極 ４ アノードｐエミッタ層（ｐE 層） ４′ アノードｐ+ エミッタ領域 ５ ｎ+ ショート層 ５′ ｎ+ ショート補助層 ５″ ＭＯＳアノードショート層 ６ ｎバッファ層（ｎバッファ） ７ 高抵抗半導体層（ｎi 層） ８ ｐゲート層もしくはｐベース層 ８′ カソードｎエミッタ層（ｎE 層） ９ パッシベーション膜 １０ ＳｉＯ2 膜 １１ ＭＯＳチャネル １２ エッチング溝 １３ ショート補助ゲート電極 １４ 絶縁膜 １５ テーパー状のシリコン面
Claims (2)
- 【請求項１】 カソードｎエミッタ層と、ｐベース層も
しくはｐゲート層と、高抵抗半導体層と、ｎバッファ層
と、及びアノードｐエミッタ層からからなる層が積層化
形成されたパイポーラ型半導体素子において、アノード
ｐエミッタ層にエッチング加工を施し、該エッチング溝
に面するアノードｐエミッタ層端にｎ+ ショート層とし
て働くＭＯＳアノードショート層を、アノードｐエミッ
タ層には接し、ｎバッファ層には接しないように配置
し、該エッチング溝よりｎ+ ショート層として働くＭＯ
Ｓアノードショート層の一部にかかる間をＳｉＯ2 膜で
被覆した上でアノード側全体を金属で被覆した半導体素
子において、該エッチング溝内のＳｉＯ2 膜に沿って、
アノード電極とは絶縁された金属電極を付加したことを
特徴とするＭＯＳアノードショート補助ゲート構造を有
する半導体素子。 - 【請求項２】 前記エッチング溝の底部には、ｎ+ ショ
ート補助層を設けることを特徴とする前記請求項１記載
のＭＯＳアノードショート補助ゲート構造を有する半導
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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-
1992
- 1992-01-16 JP JP04025685A patent/JP3124611B2/ja not_active Expired - Fee Related
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