JPH05190800A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05190800A JPH05190800A JP4001949A JP194992A JPH05190800A JP H05190800 A JPH05190800 A JP H05190800A JP 4001949 A JP4001949 A JP 4001949A JP 194992 A JP194992 A JP 194992A JP H05190800 A JPH05190800 A JP H05190800A
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Landscapes
- Drying Of Semiconductors (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】半導体記憶装置の容量部の下部電極となる電荷
蓄積用ポリシリコンと容量部の上部電極となる容量ポリ
シリコンとの間の絶縁耐圧を向上させる。 【構成】電荷蓄積用ポリシリコンをパターンニングして
容量部の下部電極を形成する際、まずウェットエッチン
グでポリシリコンの成長膜厚の半分程度を等方性エッチ
ングし、そのあと残りのポリシリコンの膜厚をドライエ
ッチングで異方性にエッチングする。 【効果】容量絶縁膜が容量部の下部電極の電荷蓄積用ポ
リシリコン上に均一に成長される為に、この下部電極と
容量部の上部電極となる容量ポリシリコンの間の絶縁耐
圧が向上する。
蓄積用ポリシリコンと容量部の上部電極となる容量ポリ
シリコンとの間の絶縁耐圧を向上させる。 【構成】電荷蓄積用ポリシリコンをパターンニングして
容量部の下部電極を形成する際、まずウェットエッチン
グでポリシリコンの成長膜厚の半分程度を等方性エッチ
ングし、そのあと残りのポリシリコンの膜厚をドライエ
ッチングで異方性にエッチングする。 【効果】容量絶縁膜が容量部の下部電極の電荷蓄積用ポ
リシリコン上に均一に成長される為に、この下部電極と
容量部の上部電極となる容量ポリシリコンの間の絶縁耐
圧が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に係わり、特にその電荷蓄積部の製造方法に関す
る。
方法に係わり、特にその電荷蓄積部の製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体記憶装置、電荷蓄積部の製
造方法を図２（Ａ）〜（Ｄ）に示す。半導体基板１にチ
ャンネルストッパー用Ｐ+ 拡散層３とフィールド絶縁膜
２とによる絶縁分離領域により区画された素子領域にソ
ース，ドレインとなるＮ型拡散層４とポリシリコンゲー
ト電極５を有するトランスファゲートトランジスタが形
成されている。全体を覆う層間絶縁膜１４に電荷蓄積部
コンタクトホール６を開孔したのち、電荷蓄積用ポリシ
リコン７を数千オングストローム成長しリン拡散１２を
行う（図２（Ａ））。そのあと電荷蓄積用ポリシリコン
７のパターンニングの為にフォトレジストを塗布してパ
ターンニングして電荷蓄積用ポリシリコンパターニング
用のフォトレジストパターン８を形成する（図２
（Ｂ））。その後、ドライエッチングで電荷蓄積用ポリ
シリコンをパターンニングしてレジストを除去しポリシ
リコンによる電荷蓄積用の下部電極７−Ａ，７−Ｂを形
成する（図２（Ｃ））。その後、電荷蓄積用の容量絶縁
膜１０をＣＶＤ成長し、その上にポリシリコンによる電
荷蓄積用の上部電極１３を成長しパターンニングすれば
電荷蓄積部が出来あがる（図２（Ｄ））。
造方法を図２（Ａ）〜（Ｄ）に示す。半導体基板１にチ
ャンネルストッパー用Ｐ+ 拡散層３とフィールド絶縁膜
２とによる絶縁分離領域により区画された素子領域にソ
ース，ドレインとなるＮ型拡散層４とポリシリコンゲー
ト電極５を有するトランスファゲートトランジスタが形
成されている。全体を覆う層間絶縁膜１４に電荷蓄積部
コンタクトホール６を開孔したのち、電荷蓄積用ポリシ
リコン７を数千オングストローム成長しリン拡散１２を
行う（図２（Ａ））。そのあと電荷蓄積用ポリシリコン
７のパターンニングの為にフォトレジストを塗布してパ
ターンニングして電荷蓄積用ポリシリコンパターニング
用のフォトレジストパターン８を形成する（図２
（Ｂ））。その後、ドライエッチングで電荷蓄積用ポリ
シリコンをパターンニングしてレジストを除去しポリシ
リコンによる電荷蓄積用の下部電極７−Ａ，７−Ｂを形
成する（図２（Ｃ））。その後、電荷蓄積用の容量絶縁
膜１０をＣＶＤ成長し、その上にポリシリコンによる電
荷蓄積用の上部電極１３を成長しパターンニングすれば
電荷蓄積部が出来あがる（図２（Ｄ））。
【０００３】
【発明が解決しようとする課題】この従来の電荷蓄積部
の製造方法では、厚い電荷蓄積用ポリシリコン７をドラ
イエッチングする際複数の電荷蓄積用ポリシリコン（例
えば７−Ａ，７−Ｂ）の間９にポリシリコンの残りが生
じやすい。そこでそのポリシリコンの残りを防止する為
１００％以上のオーバエッチをかける必要がありパター
ンニング後の電荷蓄積用ポリシリコン７−Ａ，７−Ｂの
側壁部は、図２（Ｃ），（Ｄ）に示す様に逆テーパー形
状になる。この状態で容量絶縁膜１０をＣＶＤ成長する
と逆テーパー形状となった電荷蓄積用ポリシリコンの側
壁部には充分に反応種が入っていかない為、平坦部に比
べて絶縁膜がうすくなる。その後、上部電極用の容量ポ
リシリコン１３を成長、パターンニングして電荷蓄積部
を形成すると、下部の電荷蓄積用ポリシリコン７−Ａ，
７−Ｂの側壁部において、下部の電荷蓄積用ポリシリコ
ンとポリシリコン１３との間の絶縁耐圧が悪くなるとい
う問題があった。
の製造方法では、厚い電荷蓄積用ポリシリコン７をドラ
イエッチングする際複数の電荷蓄積用ポリシリコン（例
えば７−Ａ，７−Ｂ）の間９にポリシリコンの残りが生
じやすい。そこでそのポリシリコンの残りを防止する為
１００％以上のオーバエッチをかける必要がありパター
ンニング後の電荷蓄積用ポリシリコン７−Ａ，７−Ｂの
側壁部は、図２（Ｃ），（Ｄ）に示す様に逆テーパー形
状になる。この状態で容量絶縁膜１０をＣＶＤ成長する
と逆テーパー形状となった電荷蓄積用ポリシリコンの側
壁部には充分に反応種が入っていかない為、平坦部に比
べて絶縁膜がうすくなる。その後、上部電極用の容量ポ
リシリコン１３を成長、パターンニングして電荷蓄積部
を形成すると、下部の電荷蓄積用ポリシリコン７−Ａ，
７−Ｂの側壁部において、下部の電荷蓄積用ポリシリコ
ンとポリシリコン１３との間の絶縁耐圧が悪くなるとい
う問題があった。
【０００４】
【課題を解決するための手段】本発明の特徴は、容量部
の下部電極を形成する容量部の下部電極を形成する電荷
蓄積用ポリシリコンを成長する工程と、電荷蓄積用ポリ
シリコンをエッチングする際にポリシリコンの成長膜厚
の半分程度をウェットエッチで等方性エッチングする工
程と、その後に残りのポリシリコンをドライエッチング
で異方性エッチングする工程とを有する半導体記憶装置
の製造方法にある。
の下部電極を形成する容量部の下部電極を形成する電荷
蓄積用ポリシリコンを成長する工程と、電荷蓄積用ポリ
シリコンをエッチングする際にポリシリコンの成長膜厚
の半分程度をウェットエッチで等方性エッチングする工
程と、その後に残りのポリシリコンをドライエッチング
で異方性エッチングする工程とを有する半導体記憶装置
の製造方法にある。
【０００５】
【実施例】次に本発明の実施例について図１（Ａ）〜
（Ｄ）を参照して説明する。尚、図１（Ａ）〜（Ｄ）で
図２（Ａ）〜（Ｄ）と同一もしくは類似の個所は同じ符
号で示し、説明を省略する。
（Ｄ）を参照して説明する。尚、図１（Ａ）〜（Ｄ）で
図２（Ａ）〜（Ｄ）と同一もしくは類似の個所は同じ符
号で示し、説明を省略する。
【０００６】図１（Ａ）は図２（Ａ），（Ｂ）と同様
に、容量部の下部電極を形成する電荷蓄積用ポリシリコ
ン７を成長し、リン拡散したのち、パターンニングの為
のフォトレジスト８をパターンニングした図である。そ
の後、ウェットエッチで電荷蓄積用ポリシリコン７の成
長膜厚の約半分程度の膜厚を等方性エッチして凹部１５
を形成する（図１（Ｂ））。次に残っている部分１６を
ドライエッチで異方性にエッチングしてポリシリコンに
よる電荷蓄積容量上部電極１７−Ａ，１７−Ｂを形成
し、フォトレジスト８を除去する（図１（Ｃ））。その
後、容量絶縁膜１０を成長し、その上に容量部の上部電
極となる容量ポリシリコン１３を成長し、パターニング
することにより電荷蓄積部が形成される（図１
（Ｄ））。
に、容量部の下部電極を形成する電荷蓄積用ポリシリコ
ン７を成長し、リン拡散したのち、パターンニングの為
のフォトレジスト８をパターンニングした図である。そ
の後、ウェットエッチで電荷蓄積用ポリシリコン７の成
長膜厚の約半分程度の膜厚を等方性エッチして凹部１５
を形成する（図１（Ｂ））。次に残っている部分１６を
ドライエッチで異方性にエッチングしてポリシリコンに
よる電荷蓄積容量上部電極１７−Ａ，１７−Ｂを形成
し、フォトレジスト８を除去する（図１（Ｃ））。その
後、容量絶縁膜１０を成長し、その上に容量部の上部電
極となる容量ポリシリコン１３を成長し、パターニング
することにより電荷蓄積部が形成される（図１
（Ｄ））。
【０００７】すなわち本発明の電荷蓄積部の製造方法
は、下部電極となる電荷蓄積用ポリシリコンパターンニ
ング用のフォトレジストのパターンニング（図１
（Ａ））後、まずウェットエッチで電荷蓄積用ポリシリ
コン７の成長膜厚の半分程度を等方性にエッチングし
（図１（Ｂ））、その後ドライエッチで異方性で残りの
膜厚部分をエッチングすれば（図１（Ｃ））、エッチン
グすべきポリシリコンが少ない為ドライエッチのオーバ
ーエッチを過度にかける必要がなく、１７−Ａ，１７−
Ｂのように電荷蓄積ポリシリコンの側壁部は垂直形状と
なる（図１（Ｃ），（Ｄ））。この状態で容量絶縁膜を
ＣＶＤ成長すれば、下部電極の電荷蓄積用ポリシリコン
の側壁部にも充分に反応種が入っていく為に、側壁部に
も平坦部と同じ膜厚の容量絶縁膜を形成することが出来
る。その後、上部電極となるポリシリコンを成長し、パ
ターンニングして電荷蓄積部を形成すれば電荷蓄積用ポ
リシリコンと容量ポリシリコンの間の絶縁耐圧は向上す
る。
は、下部電極となる電荷蓄積用ポリシリコンパターンニ
ング用のフォトレジストのパターンニング（図１
（Ａ））後、まずウェットエッチで電荷蓄積用ポリシリ
コン７の成長膜厚の半分程度を等方性にエッチングし
（図１（Ｂ））、その後ドライエッチで異方性で残りの
膜厚部分をエッチングすれば（図１（Ｃ））、エッチン
グすべきポリシリコンが少ない為ドライエッチのオーバ
ーエッチを過度にかける必要がなく、１７−Ａ，１７−
Ｂのように電荷蓄積ポリシリコンの側壁部は垂直形状と
なる（図１（Ｃ），（Ｄ））。この状態で容量絶縁膜を
ＣＶＤ成長すれば、下部電極の電荷蓄積用ポリシリコン
の側壁部にも充分に反応種が入っていく為に、側壁部に
も平坦部と同じ膜厚の容量絶縁膜を形成することが出来
る。その後、上部電極となるポリシリコンを成長し、パ
ターンニングして電荷蓄積部を形成すれば電荷蓄積用ポ
リシリコンと容量ポリシリコンの間の絶縁耐圧は向上す
る。
【０００８】
【発明の効果】以上説明したように本発明は、電荷蓄積
用ポリシリコンの側壁部が上部テーパー、残りが垂直形
状となる為に、電荷蓄積用ポリシリコンパターンニング
後に容量絶縁膜をＣＶＤ成長した際、電荷蓄積用ポリシ
リコンの側壁部の容量絶縁膜の膜厚が平坦部の同じにな
り、下部電極の電荷蓄積ポリシリコンと上部電極の容量
ポリシリコンの間の絶縁耐圧が向上する効果がある。
用ポリシリコンの側壁部が上部テーパー、残りが垂直形
状となる為に、電荷蓄積用ポリシリコンパターンニング
後に容量絶縁膜をＣＶＤ成長した際、電荷蓄積用ポリシ
リコンの側壁部の容量絶縁膜の膜厚が平坦部の同じにな
り、下部電極の電荷蓄積ポリシリコンと上部電極の容量
ポリシリコンの間の絶縁耐圧が向上する効果がある。
【図１】本発明の実施例の製造フローを示す図であり、
（Ａ）〜（Ｄ）の順で電荷蓄積部が形成される。
（Ａ）〜（Ｄ）の順で電荷蓄積部が形成される。
【図２】従来技術の製造フローを示す図であり、（Ａ）
〜（Ｄ）の順で電荷蓄積部が形成される。
〜（Ｄ）の順で電荷蓄積部が形成される。
１ 半導体基板 ２ フィールド絶縁膜 ３ チャンネルストッパー用Ｐ+ 拡散層 ４ Ｎ型拡散層 ５ ゲート電極用ポリシリコン ６ 電荷蓄積部コンタクトホール ７ 電荷蓄積用ポリシリコン ７−Ａ，７−Ｂ，１７−Ａ，１７−Ｂ パターンニン
グ後の電荷蓄積用ポリシリコンによる容量部の下部電極 ８ 電荷蓄積用ポリシリコンパターンニングのフォト
レジスト ９ ７−Ａ及び７−Ｂの間のフィールド絶縁膜表面 １０ 電荷蓄積用ポリシリコン上に成長された容量絶
縁膜 １１ 電荷蓄積用ポリシリコンによる下部電極の側壁
部の容量絶縁膜 １２ リン拡散 １３ 容量部の上部電極となる容量ポリシリコン １４ 層間絶縁膜 １５ ウェットエッチングされた部分 １６ ドライエッチングされた部分
グ後の電荷蓄積用ポリシリコンによる容量部の下部電極 ８ 電荷蓄積用ポリシリコンパターンニングのフォト
レジスト ９ ７−Ａ及び７−Ｂの間のフィールド絶縁膜表面 １０ 電荷蓄積用ポリシリコン上に成長された容量絶
縁膜 １１ 電荷蓄積用ポリシリコンによる下部電極の側壁
部の容量絶縁膜 １２ リン拡散 １３ 容量部の上部電極となる容量ポリシリコン １４ 層間絶縁膜 １５ ウェットエッチングされた部分 １６ ドライエッチングされた部分
Claims (1)
- 【請求項１】 容量部の下部電極を形成する電荷蓄積用
ポリシリコンを成長する工程と、電荷蓄積用ポリシリコ
ンをエッチングする際にポリシリコンの成長膜厚の半分
程度をウェットエッチで等方性エッチングする工程と、
その後に残りのポリシリコンをドライエッチングで異方
性エッチングする工程とを有することを特徴とする半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001949A JPH05190800A (ja) | 1992-01-09 | 1992-01-09 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001949A JPH05190800A (ja) | 1992-01-09 | 1992-01-09 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190800A true JPH05190800A (ja) | 1993-07-30 |
Family
ID=11515861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001949A Withdrawn JPH05190800A (ja) | 1992-01-09 | 1992-01-09 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190800A (ja) |
-
1992
- 1992-01-09 JP JP4001949A patent/JPH05190800A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |