JPH05165982A - リセット付回路 - Google Patents

Abstract

(57)【要約】 【目的】 この発明はインサーキットエミュレータを用
いてマイクロコンピュータのプログラムを開発するとき
に、応用製品の基板上のリセット回路の構成、特性を制
限のないようにすることを目的とする。 【構成】 マイクロコンピュータ２２に２本のリセット
端子５、２３を設け、どちらか一方にリセット信号を入
力することでマイクロコンピュータ２２にリセットがか
かるようにする。 【効果】 エミュレータ側のリセット信号と基板上のリ
セット信号をリセット端子５においてワイヤードＯＲと
らなくてもよくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、リセット付回路に関
し、たとえば、マイクロコンピュータを動作させるため
のプログラムを開発を支援することを目的に製造された
マイクロコンピュータの構造に関する。

【０００２】

【従来の技術】図４は、マイクロコンピュータのプログ
ラムを開発する場合のインサ−キットエミュレ−タシス
テムの接続関係を示したものである。図において、１は
マイクロコンピュータを使ったＶＴＲなどの応用製品の
中にある基板である。２はマイクロコンピュータで、プ
ログラム開発用に特別に作られたものである。マイクロ
コンピュータ２は上面と下面双方に端子をもっており、
下面端子は基板１に接続されている。３はエミュレ−タ
本体（デバッガー本体ともいう）であり、マイクロコン
ピュータ２の上面端子とケーブル６で、基板２のグラン
ドレベル端子４とケーブル８で、マイクロコンピュータ
２の下面端子の一つであるリセット端子５とケーブル７
で接続されている。９はパソコンでありマイクロコンピ
ュータ２のプログラムのソースコードの作成やアセンブ
ルを行うと同時にエミュレ−タ本体３の制御を行う。パ
ソコン９はシリアルケーブル１０によってエミュレ−タ
本体３と接続されている。

【０００３】図５はマイクロコンピュータ２の端子配置
を示したものである。マイクロコンピュータ２の下面端
子は６４本からなり、箱の外周に下面端子の接続を示
す。下面端子は、電源端子Ｖｃｃ、Ｖｓｓ、発振回路端
子Ｘｉｎ、Ｘｏｕｔ、動作モード制御入力端子ＣＮＶｓ
ｓ、リセット端子ＲＥＳＥＴ及び５８本の汎用入出力端
子がある。マイクロコンピュータ２の上面端子は２４本
からなり、図４の箱の内側にその接続を示す。上面端子
はマイクロコンピュータ内部のＣＰＵの１６本のアドレ
ス出力、４本の制御出力、アドレス出力とマルチプレク
スされた８本のデータ入出力及び電源端子Ｖｃｃ、Ｖｓ
ｓがある。また２本の未接続端子がある。

【０００４】図６は基板２上で、マイクロコンピュータ
２の下面リセット端子に接続されたリセット信号発生回
路を示す。１１、１２はＮＡＮＤ回路でありＳＲフリッ
プフロップを構成する。それぞれのＮＡＮＤ回路の一方
の入力はスイッチ１３とプルアップ抵抗１４、１５を通
してＶｃｃに接続される。ＮＡＮＤ回路１１の出力はマ
イクロコンピュータ２のリセット端子５に接続される。
図７はＮＡＮＤ回路の内部回路、特に出力等価回路を示
したものである。１６は入力Ａ、１７は入力Ｂ、１８は
出力Ｃ、１９は出力ＣをＶｃｃに短絡するトランジス
タ、２０は出力ＣをＶｓｓに短絡するトランジスタであ
る。

【０００５】図８はエミュレ−タ本体３から出力される
ケ−ブル７の出力等価回路を示したものである。ケ−ブ
ル７はトランジスタ２１に接続されている。

【０００６】次に動作について説明する。マイクロコン
ピュータ２が動作するためのプログラムを、パソコン９
の上で作成しアセンブルを行いオブジェクトコードを生
成する。その後パソコン９の上でエミュレ−タ本体３の
制御プログラムをたち上げエミュレ−タ本体３がパソコ
ン９のコマンドで動作するようにする。前もって生成し
ておいたオブジェクトコードをシリアルケーブル１０を
通してエミュレ−タ本体３の中のメモリにダウンロード
を行いエミュレ−タ本体３の動作準備が完了する。

【０００７】まずパソコン９からリセットコマンドを入
力すると、エミュレ−タ本体３はトランジスタ２１を一
時的にＯＮし、ケ−ブル７を”Ｌ”レベルセットする。
ケ−ブル７はマイクロコンピュータ２のリセット入力端
子５にクリップで接続されているので、リセット端子５
には”Ｌ”レベルが入力されマイクロコンピュータ２は
リセットされる。

【０００８】また、基板１上のリセット回路において、
スイッチ１３をＮＡＮＤ回路１２の入力が”Ｌ”になる
ようにセットすることでリセット端子５に”Ｌ”レベル
が入力されマイクロコンピュータ２はリセットされる。

【０００９】次に、パソコン９からリセットコマンドを
入力した場合であれば一定時間経過（通常１０〜５０ｍ
ｓ）することで、あるいは、基板１上のリセット回路を
使った場合であればスイッチ１３をＮＡＮＤ回路１１の
入力が”Ｌ”になるようにセットすることで、マイクロ
コンピュータ２のリセットが解除されると、マイクロコ
ンピュータ２が上面端子からアドレス、ＣＰＵの制御信
号を出力し、上面端子に接続されたケーブル６を通して
デバッガー本体３の内部のメモリ内にあるオブジェクト
コードを読み出しマイクロコンピュータ２の上面端子の
データ入出力端子から入力することでプログラムの実行
を開始する。その後プログラムの内容に従ってマイクロ
コンピュータ２は動作をし、下面端子の各端子からさま
ざまな波形を出力したり、入力したりして基板１の制御
をおこなう。

【００１０】

【発明が解決しようとする課題】インサ−キットエミュ
レ−タに使われるマイクロコンピュ−タは、リセット端
子５が１本であるので、基板１上のリセット回路から出
力されるリセット信号と、エミュレ−タ本体から出力さ
れるリセット信号は、負論理入力論理和を取ってマイク
ロコンピュ−タ２のリセット端子５に入力する必要があ
る。しかしエミュレ−タに使われるマイクロコンピュ−
タ２が基板上に直接挿入される場合は、基板１上のリセ
ット回路から出力されるリセット信号とマイクロコンピ
ュ−タ２のリセット端子５は直接接続されているため、
エミュレ−タ本体から出力されるリセット信号をマイク
ロコンピュ−タ２に与えるために、マイクロコンピュ−
タ２のリセット端子５にエミュレ−タ本体から出力され
るリセット信号をクリップで接続し、基板１上のリセッ
ト回路から出力されるリセット信号とワイア−ドＯＲを
取ることで、それぞれの信号でマイクロコンピュ−タ２
にリセットをかけている。

【００１１】ワイア−ドＯＲであるため、基板上にある
リセット回路によっては、エミュレ−タからのリセット
コマンドが効かない場合がある。エミュレ−タからのリ
セットコマンドによって図８のトランジスタ２１がＯＮ
しリセット端子５のレベルを”Ｌ”に引こうとし、基板
１上のリセット回路からはリセットがでていない状態で
ＮＡＮＤ回路１１の出力が”Ｈ”（さらに詳しく説明す
ると図７のトランジスタ１９がＯＮ）である状態では、
リセット端子５のレベルはトランジスタ２１とトランジ
スタ１９の特性に依存する。トランジスタ１９、２１の
特性バランスによって、リセット端子５のレベルが十分
低ければマイクロコンピュ−タのリセットはかかるが、
リセット端子５のレベルが高ければリセットはかからな
い。例えば、図９のリセット回路が図８の回路の代わり
に基板上に有る場合は、ワイア−ドＯＲが常に有効なた
め、エミュレ−タからのリセットコマンドが効かない場
合がない。

【００１２】また、基板に実装されるマイクロコンピュ
−タの外形が面実装製品であると、端子が基板に平面的
に装着されかつ端子端子間隔が狭いため、エミュレ−タ
からのリセット信号が、マイクロマイクロコンピュ−タ
のリセット端子に直接クリップで接続できなくなる。そ
のため基板上に別途リセット端子を作らなければならな
くなる。

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、応用製品の基板上に構成するリ
セット回路の制限をなくすとともに、基板上にリセット
信号を与えるための端子を設ける必要をなくす目的があ
る。

【００１４】

【課題を解決するための手段】第１の発明に係るリセッ
ト付回路は、たとえば、マイクロコンピュ−タにリセッ
ト端子を１本追加し、エミュレ−タ本体から出力される
リセット信号をこの追加されたリセット端子に独立に入
力できるようにしたものであり、以下の要素を有するも
のである。 （ａ）所定の動作をするように設計された回路、（ｂ）
上記回路を初期化するリセット信号を入力する少なくと
も２つのリセット端子、（ｃ）少なくとも上記リセット
端子のいずれかひとつにリセット信号が入力された場
合、上記回路をリセットするリセット手段。

【００１５】第２の発明に係るリセット付回路は、追加
されたリセット端子にエミュレータからリセット信号が
入力されたとき、他のリセット端子からリセット信号を
出力するリセット信号出力手段を備えたものである。

【００１６】

【作用】第１の発明によれば、エミュレ−タに接続され
る側の追加されたリセット端子に”Ｌ”レベルが入力さ
れることによっても、マイクロコンピュ−タ等のリセッ
ト付回路にリセットがかかるので、基板上のリセット回
路の構成にかかわりなく、リセットが有効に動作する。

【００１７】また、第２の発明によれば、リセット付回
路のリセット端子からリセット信号を出力できるように
したので、基板上の他の面実装製品でエミュレータのリ
セット信号用ケーブルがクリップできない部品に対して
もリセット可能となる。

【００１８】

【実施例】

実施例１．図１はこの発明の実施例のマイクロコンピュ
ータの端子配列を示すものである。マイクロコンピュー
タ２２の下面端子は６４本からなり、箱の外周に下面端
子の接続を示す。下面端子は、電源端子Ｖｃｃ、Ｖｓ
ｓ、発振回路端子Ｘｉｎ、Ｘｏｕｔ、動作モード制御入
力端子ＣＮＶｓｓ、リセット端子ＲＥＳＥＴ及び５８本
の汎用入出力端子がある。マイクロコンピュータ２の上
面端子は２４本からなり、図１の箱の内側にその接続を
示す。上面端子はマイクロコンピュータ内部のＣＰＵの
１６本のアドレス出力、４本の制御出力、リセット端子
２３、アドレス出力とマルチプレクスされた８本のデー
タ入出力及び電源端子Ｖｃｃ、Ｖｓｓがある。また１本
の未接続端子がある。

【００１９】図２はマイクロコンピュータ２２の内部構
成を示したもので、２４は２入力の負入力ＮＯＲ回路で
あり一方の入力は下面のリセット端子５に接続されてお
り、もう一方の入力は上面のリセット端子２３に接続さ
れている。２５はＣＰＵ、２６はＲＯＭ、２７はＲＡ
Ｍ、２８はタイマ、２９は汎用入出力ポートで、これら
はアドレスバス、データバス、制御信号バス等のバス３
０によって互いに接続されている。

【００２０】エミュレータ本体から出力されるリセット
信号の”Ｌ”レベルが、マイクロコンピュータ２２の上
面側リセット端子２３に入力されると、負入力ＮＯＲ回
路２４の一方の入力が”Ｌ”になり、その出力の”Ｌ”
レベルがＣＰＵ２５に与えられＣＰＵ２５がリセットさ
れる。つまりマイクロコンピュータ２２がリセットされ
る。またマイクロコンピュータ２２の下面側リセット端
子５に基板１上のリセット回路のリセット信号の”Ｌ”
レベルが与えられた場合にも、負入力ＮＯＲ回路２４の
一方の入力が”Ｌ”になり、その出力の”Ｌ”レベルが
ＣＰＵ２５に与えられＣＰＵ２５がリセットされる。つ
まりマイクロコンピュータ２２がリセットされる。

【００２１】実施例２．図３では下面側のリセット端子
にＮチャネルＭＯＳトランジスタ３１が付加されてお
り、そのゲート入力が上面側のリセット端子２３に接続
されている。上面側のリセット端子２３にリセット信号
の”Ｌ”レベルが入力されるとＮチャネルＭＯＳトラン
ジスタ３１がＯＮし、下面側リセット端子５ａが”Ｌ”
レベル引かれる。そのときトランジスタ３１の引き抜く
特性が十分大きければ、基板１上にあるリセット回路の
出力の”Ｈ”レベルとリセット端子上でワイアードＯＲ
した結果が”Ｌ”レベルになるようにすることができ
る。このことにより、図３に示すように、基板１上で、
マイクロコンピュータ２２のリセット端子５ａとリセッ
ト回路が接続される配線３２と、同じ線に他のＬＳＩ３
３のリセット端子５ｂが接続されていると、エミュレー
タからリセット信号を出力することで、基板１上の前記
ＬＳＩ３３をも同時にリセットすることができる。

【００２２】以上のように、実施例１では、単一の半導
体チップで作られたマイクロコンピュータであって、リ
セット入力端子が２本あり、どちらかの入力端子に有効
レベルが与えられることにより、マイクロコンピュータ
のリセットがおこなえることを特徴とするマイクロコン
ピュータを説明した。単一の半導体チップで作られたマ
イクロコンピュータであって、リセット入力端子が２本
あり、どちらかの入力端子に有効レベルが与えられるこ
とにより、マイクロコンピュータのリセットがおこなえ
ることを特徴とするマイクロコンピュータを説明した。
また、実施例２では２本のリセット入力端子の内、一方
の端子にリセット入力があると、もう一方のリセット端
子からリセット信号を出力するようにしたことを特徴と
するマイクロコンピュ−タを説明した。

【００２３】実施例３．上記実施例では、リセット付回
路の一例としてマイクロコンピュータの場合を例にして
説明したが、その他のリセット機能がついた集積回路や
素子回路である場合でもかまわない。また、リセット端
子が、下面側と上面側にある場合を例にしたが、その配
置はどこでもよく、また形状はどのようなものでもよ
い。さらに、リセット端子は２本に限らず２本以上の場
合でもよい。

【００２４】

【発明の効果】第１の発明によればマイクロコンピュー
タのリセット端子を２本にし、どちらか一方からのリセ
ット信号でマイクロコンピュータにリセットをかけられ
るようにしたので、マイクロコンピュータが、エミュレ
ータからのリセット信号と基板からのリセット信号両方
を受け付けられるうえ、基板上のリセット回路の構成、
特性に何も制限がなくなる。

【００２５】また、第２の発明によれば、面実装のＬＳ
Ｉ等のリセット端子にエミュレータのリセット信号用の
ケーブルがクリップできない場合でも、エミュレータか
らのリセット信号で基板上にある他の部品にリセットを
かけることができるようになる。

【図面の簡単な説明】

【図１】この発明の実施例によるマイクロコンピュータ
の端子配置を示す図である。

【図２】この発明の実施例１によるマイクロコンピュー
タの内部構成を示す図である。

【図３】この発明の実施例２によるマイクロコンピュー
タの内部構成を示す図である。

【図４】マイクロコンピュータのインサーキットエミュ
レータの構成を示す図である。

【図５】従来のマイクロコンピュータの端子配置を示す
図である。

【図６】従来とこの発明で用いられるリセット回路の構
成図である。

【図７】図６で用いられるＮＡＮＤ回路の構成図であ
る。

【図８】エミュレータ本体のリセット信号出力の等価回
路図である。

【図９】リセット回路の別の構成例を示す図である。

【符号の説明】

１ マイクロコンピュータ応用製品の基板 ２ マイクロコンピュータ ３ エミュレータ本体 ４ Ｖｓｓ端子 ５ リセット端子 ６ ケーブル ７ リセット信号ケーブル ８ Ｖｓｓケーブル ９ パソコン １０ シリアルケーブル １１ ＮＡＮＤ回路 １２ ＮＡＮＤ回路 １３ スイッチ １４ プルアップ抵抗 １５ プルアップ抵抗 １６ ＮＡＮＤ回路入力端子 １７ ＮＡＮＤ回路入力端子 １８ ＮＡＮＤ回路出力端子 １９ 出力トランジスタ ２０ 出力トランジスタ ２１ 出力トランジスタ ２２ マイクロコンピュータ ２３ 追加リセット端子 ２４ 負入力ＮＯＲ回路 ２５ ＣＰＵ ２６ ＲＯＭ ２７ ＲＡＭ ２８ タイマ ２９ 汎用入出力ポート ３０ アドレスバス、データバス、制御信号 ３１ トランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 以下の要素を有するリセット付回路 （ａ）所定の動作をするように設計された回路、 （ｂ）上記回路を初期化するリセット信号を入力する少
   なくとも２つのリセット端子、 （ｃ）少なくとも上記リセット端子のいずれかひとつに
   リセット信号が入力された場合、上記回路をリセットす
   るリセット手段。
2. 【請求項２】 上記リセット付回路において、いずれか
   ひとつのリセット端子に入力されたリセット信号を少な
   くとも他のいずれかひとつのリセット端子に出力するリ
   セット信号出力手段を備えていることを特徴とする請求
   項１記載のリセット付回路。