JPH0515327B2 - - Google Patents
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- JPH0515327B2 JPH0515327B2 JP61149616A JP14961686A JPH0515327B2 JP H0515327 B2 JPH0515327 B2 JP H0515327B2 JP 61149616 A JP61149616 A JP 61149616A JP 14961686 A JP14961686 A JP 14961686A JP H0515327 B2 JPH0515327 B2 JP H0515327B2
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- 238000001514 detection method Methods 0.000 claims description 20
- 230000002265 prevention Effects 0.000 claims description 15
- 230000010354 integration Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
- H04L27/08—Amplitude regulation arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/067—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing soft decisions, i.e. decisions together with an estimate of reliability
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔概要〕
復調信号のドリフトが比較的小さい場合は、各
識別レベルの信号の誤差信号を積分して復調信号
に加算し、又擬似誤り検出によりドリフトが大き
くなつたことを検出した時は、識別レベルの最上
位と中間と最下位との信号についての誤差信号の
みを用いた積分出力を復調信号に加算し、擬似引
込みを防止するものである。
識別レベルの信号の誤差信号を積分して復調信号
に加算し、又擬似誤り検出によりドリフトが大き
くなつたことを検出した時は、識別レベルの最上
位と中間と最下位との信号についての誤差信号の
みを用いた積分出力を復調信号に加算し、擬似引
込みを防止するものである。
本発明は、多値の復調信号のドリフトを自動的
に補償する自動ドリフト制御回路に関するもので
ある。
に補償する自動ドリフト制御回路に関するもので
ある。
受信した多値QAM（直交振幅変調）信号を再
生搬送波によつて復調し、その復調出力信号のレ
ベル識別を行つてデイジタル信号に変換する場合
に、復調出力信号レベルが所定範囲からずれる
と、正しいデイジタル信号に変換することができ
ないので、それを自動的に補償することが必要で
ある。その為に自動ドリフト制御回路が用いられ
ている。
生搬送波によつて復調し、その復調出力信号のレ
ベル識別を行つてデイジタル信号に変換する場合
に、復調出力信号レベルが所定範囲からずれる
と、正しいデイジタル信号に変換することができ
ないので、それを自動的に補償することが必要で
ある。その為に自動ドリフト制御回路が用いられ
ている。
復調信号のドリフトを自動的に補償する従来例
は、例えば、第５図に示す構成を有するものであ
り、復調信号は増幅器３４により所定のレベルに
増幅され、加算器３３を介してＡ／Ｄ変換器３１
に加えられ、複数ビツト構成のデイジタル信号に
変換される。例えば、256値QAM信号を復調し
てデイジタル信号に変換した場合、Ｉチヤネルと
Ｑチヤネルとは、それぞれ16値データとなるか
ら、４ビツト構成のデータとなり、そのデータよ
り下位の１ビツト、即ち、最上位ビツト（MSB）
から５ビツト目を誤差信号とし、この誤差信号を
積分回路３２に加えて積分して、積分出力を加算
器３３に加えて、復調信号のドリフトを補償する
ものである。
は、例えば、第５図に示す構成を有するものであ
り、復調信号は増幅器３４により所定のレベルに
増幅され、加算器３３を介してＡ／Ｄ変換器３１
に加えられ、複数ビツト構成のデイジタル信号に
変換される。例えば、256値QAM信号を復調し
てデイジタル信号に変換した場合、Ｉチヤネルと
Ｑチヤネルとは、それぞれ16値データとなるか
ら、４ビツト構成のデータとなり、そのデータよ
り下位の１ビツト、即ち、最上位ビツト（MSB）
から５ビツト目を誤差信号とし、この誤差信号を
積分回路３２に加えて積分して、積分出力を加算
器３３に加えて、復調信号のドリフトを補償する
ものである。
Ａ／Ｄ変換器３１に入力される復調信号のドリ
フトが、誤差信号の識別レベルの範囲内の場合
は、第５図に示す従来例の構成によつてそのドリ
フトを補償し、復調信号を誤りなく識別すること
ができるが、フエージング等により受信信号のレ
ベル変動が大きくなつて、復調信号のドリフトが
大きくなり、Ａ／Ｄ変換器３１に於ける識別レベ
ルを信号点が越えるような状態となると、誤差信
号の極性が反対となり、擬似引込みの状態とな
る。即ち、Ａ／Ｄ変換器３１の入力レベル範囲に
対して、上方或いは下方に復調信号のレベルがシ
フトされた状態で引込まれることになる。このよ
うな擬似引込状態に於いては、正しいデータが得
られないことになる。
フトが、誤差信号の識別レベルの範囲内の場合
は、第５図に示す従来例の構成によつてそのドリ
フトを補償し、復調信号を誤りなく識別すること
ができるが、フエージング等により受信信号のレ
ベル変動が大きくなつて、復調信号のドリフトが
大きくなり、Ａ／Ｄ変換器３１に於ける識別レベ
ルを信号点が越えるような状態となると、誤差信
号の極性が反対となり、擬似引込みの状態とな
る。即ち、Ａ／Ｄ変換器３１の入力レベル範囲に
対して、上方或いは下方に復調信号のレベルがシ
フトされた状態で引込まれることになる。このよ
うな擬似引込状態に於いては、正しいデータが得
られないことになる。
本発明は、このような擬似引込状態を防止して
自動的にドリフトの補償を行わせることを目的と
するものである。
自動的にドリフトの補償を行わせることを目的と
するものである。
本発明の自動ドリフト制御回路は、擬似引込防
止回路を設けたものであり、第１図を参照して説
明する。多値QAM信号等を復調した復調信号を
複数の識別レベルにより複数ビツト構成のデイジ
タル信号に変換するＡ／Ｄ変換器１と、このＡ／
Ｄ変換器１の出力のデータビツトより下位の１ビ
ツトを誤差信号とし、前記識別レベルの最上位と
中間と最下位とのレベルの信号についての誤差信
号を一時保持するフリツプフロツプやメモリ等の
保持手段２と、この保持手段２に保持された誤差
信号と、複数の各識別レベルの信号についての誤
差信号とを選択して出力する擬似引込防止回路３
と、この擬似引込防止回路３から選択出力される
誤差信号を積分して復調信号に加える為の積分回
路４と、Ａ／Ｄ変換器１により変換されたデイジ
タル信号の下位複数ビツトの相関により擬似誤り
検出回路を行い、擬似誤り検出時に、擬似引込防
止回路３を制御して、保持手段２に保持された誤
差信号を選択出力させて積分回路４に加える擬似
誤り検出回路５とを備えたものである。
止回路を設けたものであり、第１図を参照して説
明する。多値QAM信号等を復調した復調信号を
複数の識別レベルにより複数ビツト構成のデイジ
タル信号に変換するＡ／Ｄ変換器１と、このＡ／
Ｄ変換器１の出力のデータビツトより下位の１ビ
ツトを誤差信号とし、前記識別レベルの最上位と
中間と最下位とのレベルの信号についての誤差信
号を一時保持するフリツプフロツプやメモリ等の
保持手段２と、この保持手段２に保持された誤差
信号と、複数の各識別レベルの信号についての誤
差信号とを選択して出力する擬似引込防止回路３
と、この擬似引込防止回路３から選択出力される
誤差信号を積分して復調信号に加える為の積分回
路４と、Ａ／Ｄ変換器１により変換されたデイジ
タル信号の下位複数ビツトの相関により擬似誤り
検出回路を行い、擬似誤り検出時に、擬似引込防
止回路３を制御して、保持手段２に保持された誤
差信号を選択出力させて積分回路４に加える擬似
誤り検出回路５とを備えたものである。
擬似誤り検出回路５は、デイジタル信号の下位
ビツト、例えば、データビツトから下位２ビツト
の相関をとることにより、擬似引込状態か否かを
検出するものであり、この検出信号により擬似引
込防止回路３を制御する。擬似引込防止回路３
は、データビツトから下位１ビツトを誤差信号と
して、その誤差信号を積分回路４に加え、又擬似
誤り検出回路５で擬似誤りを検出した時は、識別
レベルの最上位と中間と最下位との信号について
の誤差信号のみを積分回路４に加え、その誤差信
号を保持手段２に保持して、他の識別レベルの信
号についての誤差信号の代わりに、保持手段２に
保持された誤差信号を積分回路４に加えるので、
ドリフトが大きい場合には、そのドリフト方向に
対応して大きい補償信号が加算器６に加えられる
ことになり、ドリフトを自動的に補償することが
できる。
ビツト、例えば、データビツトから下位２ビツト
の相関をとることにより、擬似引込状態か否かを
検出するものであり、この検出信号により擬似引
込防止回路３を制御する。擬似引込防止回路３
は、データビツトから下位１ビツトを誤差信号と
して、その誤差信号を積分回路４に加え、又擬似
誤り検出回路５で擬似誤りを検出した時は、識別
レベルの最上位と中間と最下位との信号について
の誤差信号のみを積分回路４に加え、その誤差信
号を保持手段２に保持して、他の識別レベルの信
号についての誤差信号の代わりに、保持手段２に
保持された誤差信号を積分回路４に加えるので、
ドリフトが大きい場合には、そのドリフト方向に
対応して大きい補償信号が加算器６に加えられる
ことになり、ドリフトを自動的に補償することが
できる。
以下図面を参照して本発明の実施例について詳
細に説明する。
細に説明する。
第２図は本発明の実施例のブロツク図であり、
１１はＡ／Ｄ変換器、１２，１３は擬似引込防止
回路、１４，１５は積分回路、１６，１７は擬似
誤り検出回路、１８，１９は加算器、２０，２１
は増幅器、２２，２３はセレクタ、２４，２５は
フリツプフロツプ、メモリ等から構成されて誤差
信号を一時保持する保持回路、２６，２７は判別
回路である。図示を省略した復調器により、受信
した多値QAM信号が復調され、Ｉ，Ｑチヤネル
の復調信号が増幅器２０，２１で増幅されて加算
器１８，１９に加えられる。
１１はＡ／Ｄ変換器、１２，１３は擬似引込防止
回路、１４，１５は積分回路、１６，１７は擬似
誤り検出回路、１８，１９は加算器、２０，２１
は増幅器、２２，２３はセレクタ、２４，２５は
フリツプフロツプ、メモリ等から構成されて誤差
信号を一時保持する保持回路、２６，２７は判別
回路である。図示を省略した復調器により、受信
した多値QAM信号が復調され、Ｉ，Ｑチヤネル
の復調信号が増幅器２０，２１で増幅されて加算
器１８，１９に加えられる。
Ａ／Ｄ変換器１１は、加算器１８，１９を介し
て入力される復調信号をそれぞれデータビツトを
含む複数ビツト構成のデイジタル信号に変換す
る。データビツトは、16値QAM信号ではＩ，Ｑ
チヤネルそれぞれ２ビツト構成、64値QAM信号
ではＩ，Ｑチヤネルそれぞれ３ビツト構成、256
値QAM信号ではＩ，Ｑチヤネルそれぞれ４ビツ
ト構成となり、Ａ／Ｄ変換器１１により変換され
たデイジタル信号は、このデータビツトとそれよ
り下位の数ビツトとからなる複数ビツト構成とな
る。以下256値QAM信号の場合について説明す
る。
て入力される復調信号をそれぞれデータビツトを
含む複数ビツト構成のデイジタル信号に変換す
る。データビツトは、16値QAM信号ではＩ，Ｑ
チヤネルそれぞれ２ビツト構成、64値QAM信号
ではＩ，Ｑチヤネルそれぞれ３ビツト構成、256
値QAM信号ではＩ，Ｑチヤネルそれぞれ４ビツ
ト構成となり、Ａ／Ｄ変換器１１により変換され
たデイジタル信号は、このデータビツトとそれよ
り下位の数ビツトとからなる複数ビツト構成とな
る。以下256値QAM信号の場合について説明す
る。
擬似引込防止回路１２，１３は、セレクタ２
２，２３と、保持手段２４，２５と、判別回路２
６，２７とを含み、４ビツトのデータより下位の
１ビツト、即ち、最上位ビツトから５番目のビツ
トを誤差信号とし、この誤差信号をセレクタ２
２，２３に加え、又判別回路２６，２７により識
別レベルの最上位と中間と最下位とのレベルの信
号についての誤差信号のみを保持回路２４，２５
に加えて、次の誤差信号が保持回路２４，２５に
加えられるまで保持し、その保持回路２４，２５
の出力の誤差信号をセレクタ２２，２３に加え
る。
２，２３と、保持手段２４，２５と、判別回路２
６，２７とを含み、４ビツトのデータより下位の
１ビツト、即ち、最上位ビツトから５番目のビツ
トを誤差信号とし、この誤差信号をセレクタ２
２，２３に加え、又判別回路２６，２７により識
別レベルの最上位と中間と最下位とのレベルの信
号についての誤差信号のみを保持回路２４，２５
に加えて、次の誤差信号が保持回路２４，２５に
加えられるまで保持し、その保持回路２４，２５
の出力の誤差信号をセレクタ２２，２３に加え
る。
擬似誤り検出回路１６，１７は、例えば、４ビ
ツトのデータより下位の２ビツトの相関をとつて
擬似誤りを検出するものであり、排他的論理和回
路によつて構成することができる。この擬似誤り
検出回路１６，１７に於いて擬似誤りが検出され
ない時は、セレクタ２２，２３から各識別レベル
の信号についての誤差信号が選択出力されて積分
回路１４，１５に加えられ、その積分出力が加算
器１８，１９に補償信号として加えられ、復調信
号のドリフトが補償される。又擬似誤りが検出さ
れると、セレクタ２２，２３が制御されて、保持
回路２４，２５の出力の誤差信号が選択出力され
て積分回路１４，１５に加えられ、その積分出力
が補償信号となり、その補償信号が大きくなるか
ら、ドリフトが大きくなつても、擬似引込みを防
止することができる。
ツトのデータより下位の２ビツトの相関をとつて
擬似誤りを検出するものであり、排他的論理和回
路によつて構成することができる。この擬似誤り
検出回路１６，１７に於いて擬似誤りが検出され
ない時は、セレクタ２２，２３から各識別レベル
の信号についての誤差信号が選択出力されて積分
回路１４，１５に加えられ、その積分出力が加算
器１８，１９に補償信号として加えられ、復調信
号のドリフトが補償される。又擬似誤りが検出さ
れると、セレクタ２２，２３が制御されて、保持
回路２４，２５の出力の誤差信号が選択出力され
て積分回路１４，１５に加えられ、その積分出力
が補償信号となり、その補償信号が大きくなるか
ら、ドリフトが大きくなつても、擬似引込みを防
止することができる。
第３図は本発明の実施例の動作説明図であり、
×印で示す16値の信号点に対して、識別レベルＤ
１〜Ｄ４が設定されている。例えば、識別レベル
以上の信号レベルをハイレベルＨ（“１”）とし、
識別レベル以下の信号レベルをローレベルＬ
（“０”）とすると、識別レベルＤ１及びＤ４より
上で且つ識別レベルＤ２及びＤ３より下のレベル
の信号点Ｓは、Ａ／Ｄ変換器１１によりデイジタ
ル信号に変換されて“1001”となる。
×印で示す16値の信号点に対して、識別レベルＤ
１〜Ｄ４が設定されている。例えば、識別レベル
以上の信号レベルをハイレベルＨ（“１”）とし、
識別レベル以下の信号レベルをローレベルＬ
（“０”）とすると、識別レベルＤ１及びＤ４より
上で且つ識別レベルＤ２及びＤ３より下のレベル
の信号点Ｓは、Ａ／Ｄ変換器１１によりデイジタ
ル信号に変換されて“1001”となる。
又データの下位ビツトの識別レベルＤ４の上下
に識別レベルＤ５が設定されて、５ビツト目の識
別が行われ、この５ビツト目が誤差信号となる。
即ち、信号点が識別レベルＤ５上に存在すれば誤
差は零となり、識別レベルＤ４によりデータビツ
トの４ビツト目が正しく識別されることになる。
又擬似誤りが検出されない通常の状態に於いて、
信号点が識別レベルＤ５より上となるドリフトの
場合は、誤差信号は“１”となり、セレクタ２
２，２３から選択出力されて積分回路１４，１５
に加えられ、その積分出力は加算器１８，１９に
より復調信号に加えられて、復調信号の全体レベ
ルが下げられる。又反対に信号点が識別レベルＤ
５より下となるドリフトの場合は、５ビツト目の
誤差信号は“０”となり、この誤差信号がセレク
タ２２，２３を介して積分回路１４，１５に加え
られ、その積分出力が加算器１８，１９により復
調信号の全体レベルを上げるように加えられて、
ドリフトが補償される。
に識別レベルＤ５が設定されて、５ビツト目の識
別が行われ、この５ビツト目が誤差信号となる。
即ち、信号点が識別レベルＤ５上に存在すれば誤
差は零となり、識別レベルＤ４によりデータビツ
トの４ビツト目が正しく識別されることになる。
又擬似誤りが検出されない通常の状態に於いて、
信号点が識別レベルＤ５より上となるドリフトの
場合は、誤差信号は“１”となり、セレクタ２
２，２３から選択出力されて積分回路１４，１５
に加えられ、その積分出力は加算器１８，１９に
より復調信号に加えられて、復調信号の全体レベ
ルが下げられる。又反対に信号点が識別レベルＤ
５より下となるドリフトの場合は、５ビツト目の
誤差信号は“０”となり、この誤差信号がセレク
タ２２，２３を介して積分回路１４，１５に加え
られ、その積分出力が加算器１８，１９により復
調信号の全体レベルを上げるように加えられて、
ドリフトが補償される。
又信号点Ｓが識別レベルＤ５より僅か上のレベ
ルであると、誤差信号は“１”であるが、ドリフ
トが大きくなつたことにより、その信号点Ｓが識
別レベルＤ３を越えた場合は、次の識別レベルＤ
５以下のレベルであるから、誤差信号は“０”と
なる。即ち、信号点がデータの識別レベルを越え
ると誤差信号の極性は反転する。従つて、ドリフ
トの補償方向が反転して、信号点Ｓは、識別レベ
ルＤ３より上の位置に落ち着くように、ドリフト
制御が行われて擬似引込状態となる。
ルであると、誤差信号は“１”であるが、ドリフ
トが大きくなつたことにより、その信号点Ｓが識
別レベルＤ３を越えた場合は、次の識別レベルＤ
５以下のレベルであるから、誤差信号は“０”と
なる。即ち、信号点がデータの識別レベルを越え
ると誤差信号の極性は反転する。従つて、ドリフ
トの補償方向が反転して、信号点Ｓは、識別レベ
ルＤ３より上の位置に落ち着くように、ドリフト
制御が行われて擬似引込状態となる。
擬似誤り検出回路１６，１７は、このような擬
似引込状態を検出するものであり、データビツト
より下位のビツトの相関により検出することがで
きる。
似引込状態を検出するものであり、データビツト
より下位のビツトの相関により検出することがで
きる。
第４図は擬似誤り検出説明図であり、ａ，ｂ，
ｃは信号点を示し、識別レベルＤ５の上下に識別
レベルＤ６が設定され、識別レベルＤ５により５
ビツト目、識別レベルＤ６により６ビツト目が識
別される。この場合も、各識別レベルＤ５，Ｄ６
の上をハイレベルＨ、下をローレベルＬとして示
し、５ビツトと６ビツトとの相関（排他的論理
和）をとると、識別レベルＤ５を中心とした識別
レベルＤ６間のレベル領域がハイレベルＨを示す
ものとなる。
ｃは信号点を示し、識別レベルＤ５の上下に識別
レベルＤ６が設定され、識別レベルＤ５により５
ビツト目、識別レベルＤ６により６ビツト目が識
別される。この場合も、各識別レベルＤ５，Ｄ６
の上をハイレベルＨ、下をローレベルＬとして示
し、５ビツトと６ビツトとの相関（排他的論理
和）をとると、識別レベルＤ５を中心とした識別
レベルＤ６間のレベル領域がハイレベルＨを示す
ものとなる。
ドリフトが大きくない場合は、信号点は相関出
力がハイレベルＨとなる領域に存在し、信号点が
識別レベルＤ５の上或いは下に位置することを示
す誤差信号を用いて、ドリフトが零となるように
制御される。
力がハイレベルＨとなる領域に存在し、信号点が
識別レベルＤ５の上或いは下に位置することを示
す誤差信号を用いて、ドリフトが零となるように
制御される。
ドリフトが大きくなつて、例えば、信号点ｂが
識別レベルＤ６を越えると、相関出力はローレベ
ルＬとなる。更に識別レベルＤ４を越えても相関
出力はローレベルＬとなる。従つて、相関出力が
ローレベルＬとなると、ドリフトが大きくなつた
ことを示すものとなり、信号点ｂが識別点Ｄ４或
いはＤ１を越える状態或いはそれに近い状態であ
ることが判る。
識別レベルＤ６を越えると、相関出力はローレベ
ルＬとなる。更に識別レベルＤ４を越えても相関
出力はローレベルＬとなる。従つて、相関出力が
ローレベルＬとなると、ドリフトが大きくなつた
ことを示すものとなり、信号点ｂが識別点Ｄ４或
いはＤ１を越える状態或いはそれに近い状態であ
ることが判る。
擬似誤り検出回路１６，１７に於いては擬似誤
りを検出すると、保持回路２４，２５に保持され
る誤差信号が選択出力されるものであり、判別回
路２６，２７に於いては、識別レベルの最上位と
中間と最下位との信号についての誤差信号を判別
するもので、第３図に於ける斜線を施した領域
Ａ，Ｂ，Ｃの誤差信号のみを判別して保持回路２
４，２５に加えることになる。
りを検出すると、保持回路２４，２５に保持され
る誤差信号が選択出力されるものであり、判別回
路２６，２７に於いては、識別レベルの最上位と
中間と最下位との信号についての誤差信号を判別
するもので、第３図に於ける斜線を施した領域
Ａ，Ｂ，Ｃの誤差信号のみを判別して保持回路２
４，２５に加えることになる。
例えば、ドリフトにより復調信号のレベルが全
体に上昇した場合、領域Ｃに入る信号点はなくな
り、領域Ｂに入る信号点の数は殆ど変わらず、又
領域Ａに入る信号点の数は多くなる。従つて、領
域Ａに入る信号点数が多くなることにより、その
信号についての誤差信号を積分して補償信号とし
た時に、復調信号のレベル全体を大きく下降させ
るように補償して、擬似引込みを防止することが
できる。又領域Ａ，Ｂ，Ｃ以外の領域に入る信号
点についての誤差信号は、保持回路２４，２５に
保持された誤差信号を代わりに出力するものであ
る。
体に上昇した場合、領域Ｃに入る信号点はなくな
り、領域Ｂに入る信号点の数は殆ど変わらず、又
領域Ａに入る信号点の数は多くなる。従つて、領
域Ａに入る信号点数が多くなることにより、その
信号についての誤差信号を積分して補償信号とし
た時に、復調信号のレベル全体を大きく下降させ
るように補償して、擬似引込みを防止することが
できる。又領域Ａ，Ｂ，Ｃ以外の領域に入る信号
点についての誤差信号は、保持回路２４，２５に
保持された誤差信号を代わりに出力するものであ
る。
本発明は前述の実施例の構成のみに限定される
ものではなく、種々付加変更することができるも
のである。又増幅器２０，２１の利得制御とドリ
フト制御とは関連性を有するものであるから、擬
似誤りが検出に基づいて増幅器２０，２１の利得
を自動制御することにより、一層安定な制御が可
能となる。
ものではなく、種々付加変更することができるも
のである。又増幅器２０，２１の利得制御とドリ
フト制御とは関連性を有するものであるから、擬
似誤りが検出に基づいて増幅器２０，２１の利得
を自動制御することにより、一層安定な制御が可
能となる。
以上説明したように、本発明は、Ａ／Ｄ変換器
１の出力のデータビツトより下位の１ビツトを誤
差信号とし、擬似誤り検出回路４により、Ａ／Ｄ
変換器１からのデイジタル信号の下位の複数ビツ
トの相関により擬似誤り検出を行い、擬似誤り検
出時に擬似引込防止回路３を制御して、保持手段
２に保持された識別レベルの最上位と中間と最下
位とのレベルの信号についての誤差信号を選択出
力させ、その誤差信号を積分回路４に加え、この
積分回路４により補償信号を形成させて、復調信
号に加算するものであり、ドリフトが大きくなつ
て擬似引込みの状態が発生しようとしても、最上
位と最下位とのレベルの信号についての誤差信号
の差が大きくなり、その誤差信号を積分して形成
した誤差信号は、復調信号のレベル全体を大きく
シフトするように作用し、擬似引込みを防止する
ことができる。
１の出力のデータビツトより下位の１ビツトを誤
差信号とし、擬似誤り検出回路４により、Ａ／Ｄ
変換器１からのデイジタル信号の下位の複数ビツ
トの相関により擬似誤り検出を行い、擬似誤り検
出時に擬似引込防止回路３を制御して、保持手段
２に保持された識別レベルの最上位と中間と最下
位とのレベルの信号についての誤差信号を選択出
力させ、その誤差信号を積分回路４に加え、この
積分回路４により補償信号を形成させて、復調信
号に加算するものであり、ドリフトが大きくなつ
て擬似引込みの状態が発生しようとしても、最上
位と最下位とのレベルの信号についての誤差信号
の差が大きくなり、その誤差信号を積分して形成
した誤差信号は、復調信号のレベル全体を大きく
シフトするように作用し、擬似引込みを防止する
ことができる。
第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図は本発明の実
施例の動作説明図、第４図は擬似誤り検出説明
図、第５図は従来例の要部ブロツク図である。 １はＡ／Ｄ変換器、２は誤差信号の保持手段、
３は擬似引込防止回路、４は積分回路、５は擬似
誤り検出回路、６は加算器、１１はＡ／Ｄ変換
器、１２，１３は擬似引込防止回路、１４，１５
は積分回路、１６，１７は擬似誤り検出回路、１
８，１９は加算器、２０，２１は増幅器、２２，
２３はセレクタ、２４，２５は保持回路、２６，
２７は判別回路である。
発明の実施例のブロツク図、第３図は本発明の実
施例の動作説明図、第４図は擬似誤り検出説明
図、第５図は従来例の要部ブロツク図である。 １はＡ／Ｄ変換器、２は誤差信号の保持手段、
３は擬似引込防止回路、４は積分回路、５は擬似
誤り検出回路、６は加算器、１１はＡ／Ｄ変換
器、１２，１３は擬似引込防止回路、１４，１５
は積分回路、１６，１７は擬似誤り検出回路、１
８，１９は加算器、２０，２１は増幅器、２２，
２３はセレクタ、２４，２５は保持回路、２６，
２７は判別回路である。
Claims (1)
- 【特許請求の範囲】 １ 復調信号を所定レベル範囲に制御して識別す
る為の自動ドリフト制御回路に於いて、 前記復調信号を複数の識別レベルにより識別し
てデータビツトを含む複数ビツト構成のデイジタ
ル信号に変換するＡ／Ｄ変換器１と、 該Ａ／Ｄ変換器１により変換された前記デイジ
タル信号の前記データビツトより下位の１ビツト
を誤差信号とし、前記識別レベルの最上位と中間
と最下位との信号についての誤差信号を一時保持
する保持手段２と、 該保持手段２に保持された誤差信号と、前記複
数の識別レベルの信号についての誤差信号との何
れかを選択出力する擬似引込防止回路３と、 該擬似引込防止回路３から出力される前記誤差
信号を積分して前記復調信号に加算する為の積分
回路４と、 前記Ａ／Ｄ変換器１により変換された前記複数
ビツト構成のデイジタル信号の前記データビツト
より下位の複数ビツトの相関により擬似誤り検出
を行い、擬似誤り検出時に、前記擬似引込防止回
路３を制御して、前記保持手段２に保持された前
記誤差信号を選択出力させて、前記積分回路４に
加える擬似誤り検出回路５とを備えた ことを特徴とする自動ドリフト制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149616A JPS637024A (ja) | 1986-06-27 | 1986-06-27 | 自動ドリフト制御回路 |
| EP87109203A EP0254877B1 (en) | 1986-06-27 | 1987-06-26 | Automatic drift control circuit |
| DE87109203T DE3787231T2 (de) | 1986-06-27 | 1987-06-26 | Schaltung zur automatischen Abweichungskontrolle. |
| CA000540666A CA1271989A (en) | 1986-06-27 | 1987-06-26 | Automatic drift control circuit |
| US07/066,960 US4860010A (en) | 1986-06-27 | 1987-06-29 | Automatic drift control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149616A JPS637024A (ja) | 1986-06-27 | 1986-06-27 | 自動ドリフト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637024A JPS637024A (ja) | 1988-01-12 |
| JPH0515327B2 true JPH0515327B2 (ja) | 1993-03-01 |
Family
ID=15479105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149616A Granted JPS637024A (ja) | 1986-06-27 | 1986-06-27 | 自動ドリフト制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4860010A (ja) |
| EP (1) | EP0254877B1 (ja) |
| JP (1) | JPS637024A (ja) |
| CA (1) | CA1271989A (ja) |
| DE (1) | DE3787231T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2552304B2 (ja) * | 1987-08-20 | 1996-11-13 | パイオニア株式会社 | オフセット補償回路 |
| EP0495280A1 (en) * | 1991-01-18 | 1992-07-22 | International Business Machines Corporation | Analog to digital convertor with drift compensation |
| US5521941A (en) * | 1990-11-29 | 1996-05-28 | Motorola, Inc. | Automatic threshold control for multi-level signals |
| JP2653741B2 (ja) * | 1992-06-03 | 1997-09-17 | 日本無線株式会社 | 中波ラジオ放送機 |
| US5533055A (en) * | 1993-01-22 | 1996-07-02 | Motorola, Inc. | Carrier to interference ratio measurement |
| GB2274759B (en) * | 1993-02-02 | 1996-11-13 | Nokia Mobile Phones Ltd | Correction of D.C offset in received and demodulated radio signals |
| DE69421307T2 (de) * | 1993-03-11 | 2000-04-20 | Koninkl Philips Electronics Nv | Empfänger für mehrstufige digitale Signale |
| CA2108103C (en) * | 1993-10-08 | 2001-02-13 | Michel T. Fattouche | Method and apparatus for the compression, processing and spectral resolution of electromagnetic and acoustic signals |
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| FR2755325A1 (fr) * | 1996-10-25 | 1998-04-30 | Philips Electronics Nv | Dispositif de conversion analogique/numerique a caracteristique de transfert programmable |
| US5793815A (en) * | 1996-12-13 | 1998-08-11 | International Business Machines Corporation | Calibrated multi-voltage level signal transmission system |
| DE19918385C2 (de) * | 1999-04-22 | 2001-11-15 | Siemens Ag | Verfahren und Schaltungsanordnung zum Regeln des einem Analog/Digital-Wandler zugeführten Signalpegels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180259A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 多値識別回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3475748A (en) * | 1965-08-09 | 1969-10-28 | Robert J Price | Gain stabilization device |
| US4186384A (en) * | 1975-06-24 | 1980-01-29 | Honeywell Inc. | Signal bias remover apparatus |
| US4355402A (en) * | 1978-10-19 | 1982-10-19 | Racal-Milgo, Inc. | Data modem false equilibrium circuit |
| WO1980002347A1 (en) * | 1979-04-25 | 1980-10-30 | Fujitsu Ltd | Offset compensating circuit |
| US4250458A (en) * | 1979-05-31 | 1981-02-10 | Digital Communications Corporation | Baseband DC offset detector and control circuit for DC coupled digital demodulator |
| JPH063947B2 (ja) * | 1983-03-16 | 1994-01-12 | 日本電気株式会社 | 自動利得制御回路 |
| CA1208708A (en) * | 1983-03-23 | 1986-07-29 | Yasuharu Yoshida | Dc voltage control circuits |
| US4602374A (en) * | 1984-02-27 | 1986-07-22 | Nippon Telegraph & Telephone Public Corporation | Multi-level decision circuit |
| US4590458A (en) * | 1985-03-04 | 1986-05-20 | Exxon Production Research Co. | Offset removal in an analog to digital conversion system |
-
1986
- 1986-06-27 JP JP61149616A patent/JPS637024A/ja active Granted
-
1987
- 1987-06-26 CA CA000540666A patent/CA1271989A/en not_active Expired - Fee Related
- 1987-06-26 EP EP87109203A patent/EP0254877B1/en not_active Expired - Lifetime
- 1987-06-26 DE DE87109203T patent/DE3787231T2/de not_active Expired - Fee Related
- 1987-06-29 US US07/066,960 patent/US4860010A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180259A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 多値識別回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1271989A (en) | 1990-07-24 |
| DE3787231D1 (de) | 1993-10-07 |
| US4860010A (en) | 1989-08-22 |
| EP0254877A2 (en) | 1988-02-03 |
| EP0254877A3 (en) | 1990-02-07 |
| EP0254877B1 (en) | 1993-09-01 |
| JPS637024A (ja) | 1988-01-12 |
| DE3787231T2 (de) | 1994-02-03 |
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