JPH05150865A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、情報処理装置において、特別な信号
線を必要とせずに装着された外部ボードを判断するもの
である。 【構成】中央処理ユニツトが外部基板をアクセスする際
に、外部基板からの準備完了信号を監視し、この結果で
なるアクセスエラーに応じて外部基板が装着されている
か否か判断するようにした。これにより特別な信号線を
必要とせずに装着された外部基板を判断し得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、例
えば中央処理ユニツト基板に外部基板が組み合わされた
ものに適用し得る。

【０００２】

【従来の技術】従来、情報処理装置として中央処理ユニ
ツト（ＣＰＵ）が載置された基板（以下これをＣＰＵボ
ードと呼ぶ）に、メモリや入出力インターフエースが載
置された基板（以下これを外部ボードと呼ぶ）を組み合
わせ、所定の情報処理を行うようになされたものがあ
る。

【０００３】このような場合、ＣＰＵは情報処理動作に
先立つて、いかなる外部ボードが装着（以下これをイン
ストールと呼ぶ）されているかを検出する必要があり、
このため例えばＣＰＵボードから各外部ボード側に専用
のボード検出信号を送り、その信号に対する各外部ボー
ドからの応答信号を監視して、いかなる外部ボードがイ
ンストールされているかを検出するようになされたもの
がある。

【０００４】またこれに代え各外部ボード各々からボー
ド装着信号を送出させ、ＣＰＵボード側でこれを監視す
ることにより、いかなる外部ボードがインストールされ
ているかを検出するようになされたものがある。

【０００５】

【発明が解決しようとする課題】ところがこのようにボ
ード検出信号やボード装着信号を用いて、いかなる外部
ボードがインストールされているかを検出する構成にお
いては、各ボード間にボード検出信号やボード装着信号
を伝送するための専用の信号線が必要になり、構成が複
雑になつてしまう問題があつた。

【０００６】本発明は以上の点を考慮してなされたもの
で、特別な信号線を必要とせずに装着された外部ボード
を判断し得る情報処理装置を提案しようとするものであ
る。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、中央処理ユニツト２が載置された
中央処理ユニツト基板Ａと、メモリユニツト９及び又は
入出力インタフエース７等が載置された外部基板Ｂ、Ｃ
とを組み合わせ、所定の情報を処理するようになされた
情報処理装置１において、中央処理ユニツト基板Ａ上に
配され、外部基板Ｂ、Ｃからの準備完了信号ＸＲＤＹを
監視することに加えて、中央処理ユニツト２の準備完了
を制御すると共に中央処理ユニツト２へアクセスエラー
を伝達する準備完了制御手段４を設けるようにした。

【０００８】

【作用】中央処理ユニツト２が外部基板Ｂ、Ｃをアクセ
スする際に、外部基板Ｂ、Ｃからの準備完了信号ＸＲＤ
Ｙを監視し、この結果でなるアクセスエラーに応じて外
部基板Ｂ、Ｃが装着されているか否か判断するようにし
たことにより、特別な信号線を必要とせずに装着された
外部基板Ｂ、Ｃを判断し得る。

【０００９】

【実施例】以下図面について本発明の一実施例を詳述す
る。

【００１０】図１において１は全体として本発明による
情報処理装置を示し。３枚のボードＡ、Ｂ、Ｃを組み合
わせて構成されている。実際ボードＡはＣＰＵボードで
あり、ボードＢはメモリボード、ボードＣは入出力イン
ターフエースボードである。

【００１１】ボードＡは、ＣＰＵ２、クロツクＣＫを発
生する水晶発振器３、ＣＰＵ２のＲＥＡＤＹ端子をコン
トロールするウエイトコントロールブロツク４、ボード
Ａ内のＩ／Ｏブロツク５、チツプセレクト信号を発生す
るデコーダ６より構成されている。

【００１２】ボードＢのメモリ（ＭＥＭ）ブロツク７
は、デコーダ６からのチツプセレクト信号ＣＳＢにより
バス８を介してアクセスされ、またボードＣのＩ／Ｏブ
ロツク９は、デコーダ６からのチツプセレクト信号ＣＳ
Ｃによりバス８を介してアクセスされる。

【００１３】またボードＡのウエイトコントロールブロ
ツク４は、同ボード内のデコーダ６からのチツプセレク
ト信号ＣＳＡ又はボードＢ、ボードＣからの外部ボード
ＲＥＡＤＹ信号ＸＲＤＹの入力によつて、ＣＰＵ２へＲ
ＥＡＤＹ信号を供給する回路ブロツクである。ＣＰＵ２
はこのＲＥＡＤＹ信号により、メモリブロツク７及びＩ
／Ｏブロツク９をアクセスするバスサイクルを終了す
る。

【００１４】またこのウエイトコントロールブロツク４
は、ＣＰＵ２がメモリブロツク７及びＩ／Ｏブロツク９
をアクセスするバスサイクルが開始されると同時に、ク
ロツクＣＫをカウントし、バスサイクルの時間を計測し
ている。

【００１５】一定時間内に、外部ボードＲＥＡＤＹ信号
ＸＲＤＹ又はチツプセレクト信号ＣＳＡの入力がなけれ
ばＣＰＵ２へＲＥＡＤＹ信号を供給してバスサイクルを
終了させると同時に、アクセスエラー割込信号ＩＮＴを
ＣＰＵ２へ出力している。このアクセスエラー割込信号
ＩＮＴによりＣＰＵ２は、正常にアクセスが行なわれな
かつたことを判断できる。

【００１６】外部ボードＲＥＡＤＹ信号ＸＲＤＹは、各
ボードＢ、Ｃ基板のＲＥＡＤＹ信号であるＢＲＤＹ信号
及びＣＲＤＹ信号をオープンコレクタ（ドレイン）バツ
フア１０を通してワイヤードオア接続した信号である。

【００１７】各ボードＢ、ＣのＲＥＡＤＹ信号ＢＲＤＹ
及びＣＲＤＹは、図１のようにボード内でそれぞれチツ
プセレクト信号ＣＳＢ及びＣＳＣをそのままスルーで用
いれば良い。

【００１８】このような構成でＣＰＵ２は電源が投入さ
れたタイミングで、図２に示す基板有無の認識処理手順
ＳＰ０を実行する。すなわちＣＰＵ２は基板有無の認識
処理手順ＳＰ０から入つて次のステツプＳＰ１及びステ
ツプＳＰ２において、ソフトウエアフラグでなるボード
Ｂ及びＣの未インストールフラグＦＬＧＢ、ＦＬＧＣを
クリアし、次のステツプＳＰ３に移り割込みを許可す
る。

【００１９】続いてＣＰＵ２は次のステツプＳＰ４にお
いて、ボードＢのメモリに例えばダミーデータを読むよ
うな方法でアクセスする。この時ボードＢがインストー
ルされていればＲＥＡＤＹ信号ＸＲＤＹがウエイトコン
トロールブロツク４に入力されアクセスエラー割込み信
号ＩＮＴは発生しない。

【００２０】もしボードＢがインストールされていない
時は、ボードＢからＲＥＡＤＹ信号ＸＲＤＹがウエイト
コントロールブロツク４に出力されない為にアクセスエ
ラー割込み信号ＩＮＴが発生することになる。

【００２１】ＣＰＵ２はアクセスエラー割込み信号ＩＮ
Ｔにより図３に示す割込み処理手順ＳＰ２０を実行し、
ステツプＳＰ２１においてボードＢのアクセスでの割込
みか否かを判断し、肯定結果を得るとステツプＳＰ２２
でボードＢの未インストールフラグＦＬＧ−Ｂをセツト
し、次のステツプＳＰ２３で当該割込み処理手順ＳＰ２
０を終了する。

【００２２】またこの割込み処理手順ＳＰ２０のステツ
プＳＰ２１で否定結果を得ると、ＣＰＵ２はステツプＳ
Ｐ２４に移り、ボードＣのアクセスでの割込みか否かを
判断し、肯定結果を得るとステツプＳＰ２５でボードＣ
の未インストールフラグＦＬＧ−Ｃをセツトし、次のス
テツプＳＰ２３で当該割込み処理手順ＳＰ２０を終了
し、またステツプＳＰ２４で否定結果を得るとそのまま
ステツプＳＰ２３で当該割込み処理手順ＳＰ２０を終了
する。

【００２３】さらにＣＰＵ２は基板有無の認識処理手順
ＳＰ０のステツプＳＰ５でボードＣのＩ／Ｏブロツク９
をアクセスする。この時ボードＢのアクセスの時と同様
にボードＣが未インストールであればアクセスエラー割
込みが発生する。ＣＰＵ２は、この割込みにより割込み
処理手順ＳＰ２０を実行し、ボードＣの未インストール
フラグＦＬＧ−Ｃがセツトされる。

【００２４】ＣＰＵ２は、その後ステツプＳＰ６〜ステ
ツプＳＰ１２において、ボードＢ及びＣの未インストー
ルフラグＦＬＧ−Ｂ、ＦＬＧ−Ｃの値により、ボードＢ
及びボードＣのインストール状況を判断し、それに応じ
た処理を行う。

【００２５】実際上例えばボードＢのインストール処理
として、ＣＰＵ２はボードＢ上のメモリの初期値の設定
を行い、ボードＣのインストール処理として、出力ポー
トへ初期コントロールデータの出力をすると共に、入力
ポートからボードＣ上の設定スイツチの設定情報データ
を入力することでボードＣの設定状態を知る。

【００２６】逆にボードＢ、Ｃの未インストール処理と
して、それぞれボードＢ、Ｃがインストールされていな
いことをエラーメツセージとして表示する等の処理を行
うようになされている。

【００２７】以上の構成によれば、ＣＰＵが外部ボード
Ｂ、Ｃをアクセスする際に、外部ボードＢ、ＣからのＲ
ＥＡＤＹ信号ＸＲＤＹを監視し、ＲＥＡＤＹ信号ＸＲＤ
Ｙの有無に応じてアクセスエラー割込み信号を発生させ
ることにより外部ボードＢ、Ｃがインストールされてい
るか否か判断することができ、かくして特別な信号線を
必要とせずにインストールされた外部ボードを判断し得
る情報処理装置１を実現できる。

【００２８】なお上述の実施例においては、アクセスエ
ラーの際に、ウエイトコントロール４からＣＰＵ２に対
して割込み信号を伝達したが、これに代え、ボードＡ内
のＩ／Ｏブロツク５にアクセスエラーリードポートを設
け、このアクセスエラーリードポートにアクセスエラー
信号を送出するようにしても良い。この場合、ＣＰＵ２
はこのアクセスエラーリードポートをリードし、アクセ
スエラーが発生したか否かを知るようになされている。

【００２９】

【発明の効果】上述のように本発明によれば、中央処理
ユニツトが外部基板をアクセスする際に、外部基板から
の準備完了信号を監視し、アクセスエラー割込み信号に
応じて外部基板が装着されているか否か判断するように
したことにより、特別な信号線を必要とせずに装着され
た外部基板を判断し得る情報処理装置を実現できる。

【図面の簡単な説明】

【図１】本発明による情報処理装置の一実施例を示すブ
ロツク図である。

【図２】図１の情報処理装置が実行する基板有無の認識
処理手順を示すフローチヤートである。

【図３】図２の基板有無の認識処理手順中の割込み処理
手順を示すフローチヤートである。

【符号の説明】

１……情報処理装置、２……ＣＰＵ、４……ウエイトコ
ントロール、５、９……Ｉ／Ｏブロツク、６……デコー
ダ、７……メモリブロツク、８……バス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】中央処理ユニツトが載置された中央処理ユ
   ニツト基板と、メモリユニツト及び又は入出力インタフ
   エース等が載置された外部基板とを組み合わせ、所定の
   情報を処理するようになされた情報処理装置において、 上記中央処理ユニツト基板上に配され、上記外部基板か
   らの準備完了信号を監視することに加えて、上記中央処
   理ユニツトの準備完了を制御すると共に上記中央処理ユ
   ニツトへアクセスエラーを伝達する準備完了制御手段を
   具え、上記中央処理ユニツトが上記外部基板をアクセス
   する際に、上記アクセスエラーに応じて上記外部基板が
   装着されているか否か判断するようにしたことを特徴と
   する情報処理装置。