JPH05265842A - 電気的に書き換え可能な読み出し専用メモリのアクセス制御回路 - Google Patents
電気的に書き換え可能な読み出し専用メモリのアクセス制御回路Info
- Publication number
- JPH05265842A JPH05265842A JP9235292A JP9235292A JPH05265842A JP H05265842 A JPH05265842 A JP H05265842A JP 9235292 A JP9235292 A JP 9235292A JP 9235292 A JP9235292 A JP 9235292A JP H05265842 A JPH05265842 A JP H05265842A
- Authority
- JP
- Japan
- Prior art keywords
- write
- signal
- writing
- eeprom
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭの書き込み中にもＣＰＵが他の
処理を実行でき、データポーリング動作によらずに書き
込み中の判定が可能で、書き込み中のアクセスに対して
はハードウェア的なエラー信号をＣＰＵに返送できるＥ
ＥＰＲＯＭのアクセス制御回路を得る。 【構成】 書き込み開始信号に基づいてＣＰＵにリプラ
イ信号を返送する書き込み制御部と、ＣＰＵより読み出
し可能に構成されタイマが書き込み開始信号受付時より
一定時間だけ発生する書き込み中信号に基づいてＥＥＰ
ＲＯＭの書き込み中表示を行う書き込み中表示ポート
と、書き込み中信号発生期間中のアクセスに対してハー
ドウェア的なエラー信号をＣＰＵに返送するアドレス一
致検出部を設けた。
処理を実行でき、データポーリング動作によらずに書き
込み中の判定が可能で、書き込み中のアクセスに対して
はハードウェア的なエラー信号をＣＰＵに返送できるＥ
ＥＰＲＯＭのアクセス制御回路を得る。 【構成】 書き込み開始信号に基づいてＣＰＵにリプラ
イ信号を返送する書き込み制御部と、ＣＰＵより読み出
し可能に構成されタイマが書き込み開始信号受付時より
一定時間だけ発生する書き込み中信号に基づいてＥＥＰ
ＲＯＭの書き込み中表示を行う書き込み中表示ポート
と、書き込み中信号発生期間中のアクセスに対してハー
ドウェア的なエラー信号をＣＰＵに返送するアドレス一
致検出部を設けた。
Description
【０００１】
【産業上の利用分野】この発明は、電気的に書き換え可
能な読み出し専用メモリ（以下ＥＥＰＲＯＭという）の
アクセスを制御するＥＥＰＲＯＭのアクセス制御回路に
関するものである。
能な読み出し専用メモリ（以下ＥＥＰＲＯＭという）の
アクセスを制御するＥＥＰＲＯＭのアクセス制御回路に
関するものである。
【０００２】
【従来の技術】マイクロコンピュータ制御による電子機
器などで一般的に使用されているＥＥＰＲＯＭは、情報
の書き換えを電気的に行うことができるが、その書き込
みには約１０ｍsec 程度の時間を必要とする。この情報
の書き込み期間中にプロセッサ（以下ＣＰＵという）よ
り書き込みまたは読み出しのアクセスがあった場合、そ
の動作は正常に行われなくなる。従って、従来、以下の
ような方法によってこのＥＥＰＲＯＭの書き込み中のア
クセスを防止していた。
器などで一般的に使用されているＥＥＰＲＯＭは、情報
の書き換えを電気的に行うことができるが、その書き込
みには約１０ｍsec 程度の時間を必要とする。この情報
の書き込み期間中にプロセッサ（以下ＣＰＵという）よ
り書き込みまたは読み出しのアクセスがあった場合、そ
の動作は正常に行われなくなる。従って、従来、以下の
ような方法によってこのＥＥＰＲＯＭの書き込み中のア
クセスを防止していた。
【０００３】即ち、ハードウェア的なタイマを設け、書
き込みが開始されると当該タイマをスタートさせて、Ｅ
ＥＰＲＯＭへの書き込みが完了するに充分な期間、ＣＰ
Ｕに対するリプライ信号の返送を禁止してその動作を停
止させ、ＥＥＰＲＯＭへのアクセスが発生しないように
する。また、その他にも、ＥＥＰＲＯＭチップの有する
データポーリング機能を利用してＣＰＵ側で情報の書き
込み中であることを知ったり、ＣＰＵがソフトウェア的
にＥＥＰＲＯＭの書き込みの開始を検知してソフトウェ
ア的なタイマによるＥＥＰＲＯＭへのアクセス禁止を行
うものなどがある。
き込みが開始されると当該タイマをスタートさせて、Ｅ
ＥＰＲＯＭへの書き込みが完了するに充分な期間、ＣＰ
Ｕに対するリプライ信号の返送を禁止してその動作を停
止させ、ＥＥＰＲＯＭへのアクセスが発生しないように
する。また、その他にも、ＥＥＰＲＯＭチップの有する
データポーリング機能を利用してＣＰＵ側で情報の書き
込み中であることを知ったり、ＣＰＵがソフトウェア的
にＥＥＰＲＯＭの書き込みの開始を検知してソフトウェ
ア的なタイマによるＥＥＰＲＯＭへのアクセス禁止を行
うものなどがある。
【０００４】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭの
アクセスは以上のように行うよう構成されているので、
ハードウェア的なタイマを利用した場合には、ＥＥＰＲ
ＯＭの書き込みが終了するまでの約１０ｍsec もの長時
間にわたってＣＰＵが動作を停止し、その間他の処理を
実行することができず、また、ＥＥＰＲＯＭチップのデ
ータポーリング機能を利用した場合には、パリティエラ
ー検出機能付きの回路ではデータポーリング動作によっ
てパリティエラーを起こす可能性があり、ソフトウェア
的なタイマを利用した場合には、ＥＥＰＲＯＭの書き込
み中のアクセスに対してハードウェア的なエラー信号を
ＣＰＵに返送することができないなどの問題点があっ
た。
アクセスは以上のように行うよう構成されているので、
ハードウェア的なタイマを利用した場合には、ＥＥＰＲ
ＯＭの書き込みが終了するまでの約１０ｍsec もの長時
間にわたってＣＰＵが動作を停止し、その間他の処理を
実行することができず、また、ＥＥＰＲＯＭチップのデ
ータポーリング機能を利用した場合には、パリティエラ
ー検出機能付きの回路ではデータポーリング動作によっ
てパリティエラーを起こす可能性があり、ソフトウェア
的なタイマを利用した場合には、ＥＥＰＲＯＭの書き込
み中のアクセスに対してハードウェア的なエラー信号を
ＣＰＵに返送することができないなどの問題点があっ
た。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、ＥＥＰＲＯＭ書き込み中にＣＰ
Ｕが他の処理を実行することができ、書き込み中である
ことをデータポーリング動作によらずに検知可能で、書
き込み中のＥＥＰＲＯＭへのアクセスに対してはＣＰＵ
にハードウェア的なエラー信号が返送されるＥＥＰＲＯ
Ｍのアクセス制御回路を得ることを目的とする。
ためになされたもので、ＥＥＰＲＯＭ書き込み中にＣＰ
Ｕが他の処理を実行することができ、書き込み中である
ことをデータポーリング動作によらずに検知可能で、書
き込み中のＥＥＰＲＯＭへのアクセスに対してはＣＰＵ
にハードウェア的なエラー信号が返送されるＥＥＰＲＯ
Ｍのアクセス制御回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＥＥＰＲ
ＯＭのアクセス制御回路は、書き込み開始信号が与えら
れるとＣＰＵにリプライ信号を返送する書き込み制御
部、タイマが書き込み開始信号受付時より一定時間だけ
発生する書き込み中信号に基づいてＥＥＰＲＯＭの書き
込み中表示を行う、ＣＰＵより読み出し可能な書き込み
中表示ポート、および、タイマによる書き込み中信号の
発生期間中のアクセスに対してＣＰＵにハードウェア的
なエラー信号を返送するアドレス一致検出部を設けたも
のである。
ＯＭのアクセス制御回路は、書き込み開始信号が与えら
れるとＣＰＵにリプライ信号を返送する書き込み制御
部、タイマが書き込み開始信号受付時より一定時間だけ
発生する書き込み中信号に基づいてＥＥＰＲＯＭの書き
込み中表示を行う、ＣＰＵより読み出し可能な書き込み
中表示ポート、および、タイマによる書き込み中信号の
発生期間中のアクセスに対してＣＰＵにハードウェア的
なエラー信号を返送するアドレス一致検出部を設けたも
のである。
【０００７】
【作用】この発明におけるＥＥＰＲＯＭのアクセス制御
回路は、書き込み開始信号を受け取ると、その書き込み
制御部よりＣＰＵにリプライ信号を返送してＥＥＰＲＯ
Ｍへの情報の書き込みを開始するとともに、タイマをス
タートさせて書き込み中信号を一定時間発生させ、それ
を書き込み中表示ポートとアドレス一致検出部とに送っ
て、ＥＥＰＲＯＭが書き込み中であることをＣＰＵに対
して読み出し可能に表示させるとともに、ＣＰＵによる
当該書き込み中のアクセスに対してハードウェア的なエ
ラー信号を返送する。
回路は、書き込み開始信号を受け取ると、その書き込み
制御部よりＣＰＵにリプライ信号を返送してＥＥＰＲＯ
Ｍへの情報の書き込みを開始するとともに、タイマをス
タートさせて書き込み中信号を一定時間発生させ、それ
を書き込み中表示ポートとアドレス一致検出部とに送っ
て、ＥＥＰＲＯＭが書き込み中であることをＣＰＵに対
して読み出し可能に表示させるとともに、ＣＰＵによる
当該書き込み中のアクセスに対してハードウェア的なエ
ラー信号を返送する。
【０００８】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１は電気的に情報の書き換えが可
能なＥＥＰＲＯＭであり、２はこのＥＥＰＲＯＭ１のア
クセスを制御するためのアクセス制御回路である。３は
前記ＥＥＰＲＯＭ１をアクセスするＣＰＵであり、４は
アクセス制御回路２とＣＰＵ３とを接続しているシステ
ムバスである。
する。図１において、１は電気的に情報の書き換えが可
能なＥＥＰＲＯＭであり、２はこのＥＥＰＲＯＭ１のア
クセスを制御するためのアクセス制御回路である。３は
前記ＥＥＰＲＯＭ１をアクセスするＣＰＵであり、４は
アクセス制御回路２とＣＰＵ３とを接続しているシステ
ムバスである。
【０００９】また、アクセス制御回路２内において、２
１はシステムバス４を介してＣＰＵ３から送られてくる
書き込み開始信号を受信する書き込み開始ポートであ
る。２２はこの書き込み開始ポート２１が“有効”とな
ったことを検知すると、ＥＥＰＲＯＭ１への情報の書き
込みを制御するとともに、ＣＰＵ３へのリプライ信号を
システムバス４に送出する書き込み制御部であり、２３
は前記書き込み開始ポート２１が“有効”になると、あ
らかじめ定められた一定の時間、書き込み中信号を発生
するタイマである。
１はシステムバス４を介してＣＰＵ３から送られてくる
書き込み開始信号を受信する書き込み開始ポートであ
る。２２はこの書き込み開始ポート２１が“有効”とな
ったことを検知すると、ＥＥＰＲＯＭ１への情報の書き
込みを制御するとともに、ＣＰＵ３へのリプライ信号を
システムバス４に送出する書き込み制御部であり、２３
は前記書き込み開始ポート２１が“有効”になると、あ
らかじめ定められた一定の時間、書き込み中信号を発生
するタイマである。
【００１０】２４は前記ＣＰＵ３によって読み出し可能
に構成され、タイマ２３からの書き込み中信号に基づい
てＥＥＰＲＯＭ１の書き込み中表示を行う書き込み中表
示ポートであり、２５はタイマ２３による書き込み中信
号が発生中にＣＰＵ３よりアクセスがあった場合、ハー
ドウェア的なエラー信号をシステムバス４に送出してＣ
ＰＵ３に返送するアドレス一致検出部である。
に構成され、タイマ２３からの書き込み中信号に基づい
てＥＥＰＲＯＭ１の書き込み中表示を行う書き込み中表
示ポートであり、２５はタイマ２３による書き込み中信
号が発生中にＣＰＵ３よりアクセスがあった場合、ハー
ドウェア的なエラー信号をシステムバス４に送出してＣ
ＰＵ３に返送するアドレス一致検出部である。
【００１１】次に動作について説明する。ＣＰＵ３はＥ
ＥＰＲＯＭ１に情報を書き込もうとする場合、システム
バス４を介して書き込み開始信号をアクセス制御回路２
に送る。この書き込み開始信号は書き込み開始ポート２
１で受け取られ、書き込み開始ポート２１はこの書き込
み開始信号によってその状態を“有効”に変化させる。
書き込み制御部２２はこの書き込み開始ポート２１が
“有効”になったことを検知すると、直ちにＣＰＵ３へ
のリプライ信号をシステムバス４に送出した後、ＥＥＰ
ＲＯＭ１への情報の書き込みを制御する。ＣＰＵ３はこ
の書き込み制御部２２からのリプライ信号を受け取ると
動作可能となり、他の処理の実行を開始する。
ＥＰＲＯＭ１に情報を書き込もうとする場合、システム
バス４を介して書き込み開始信号をアクセス制御回路２
に送る。この書き込み開始信号は書き込み開始ポート２
１で受け取られ、書き込み開始ポート２１はこの書き込
み開始信号によってその状態を“有効”に変化させる。
書き込み制御部２２はこの書き込み開始ポート２１が
“有効”になったことを検知すると、直ちにＣＰＵ３へ
のリプライ信号をシステムバス４に送出した後、ＥＥＰ
ＲＯＭ１への情報の書き込みを制御する。ＣＰＵ３はこ
の書き込み制御部２２からのリプライ信号を受け取ると
動作可能となり、他の処理の実行を開始する。
【００１２】一方、書き込み開始ポート２１が“有効”
になると、タイマ２３が計時動作をスタートさせ、それ
がタイムアップするまでのあらかじめ定められた一定時
間、書き込み中信号を書き込み中表示ポート２４および
アドレス一致検出部２５に出力する。書き込み中表示ポ
ート２４はこの書き込み中信号が入力されている間、そ
の状態を変化させてＥＥＰＲＯＭ１が書き込み中である
ことを表示する。ＥＥＰＲＯＭ１が現在書き込み中であ
るか否かを知りたい場合、ＣＰＵ３はこの書き込み中表
示ポート２４の表示を読み出せばよい。
になると、タイマ２３が計時動作をスタートさせ、それ
がタイムアップするまでのあらかじめ定められた一定時
間、書き込み中信号を書き込み中表示ポート２４および
アドレス一致検出部２５に出力する。書き込み中表示ポ
ート２４はこの書き込み中信号が入力されている間、そ
の状態を変化させてＥＥＰＲＯＭ１が書き込み中である
ことを表示する。ＥＥＰＲＯＭ１が現在書き込み中であ
るか否かを知りたい場合、ＣＰＵ３はこの書き込み中表
示ポート２４の表示を読み出せばよい。
【００１３】また、ＥＥＰＲＯＭ１にアクセスするため
に、ＣＰＵ３からのアドレス信号がシステムバス４より
アクセス制御回路２に入力された場合、アドレス一致検
出部２５はタイマ２３より書き込み中信号が入力されて
いる間は、ＥＥＰＲＯＭ１に対するアクセスを行わず、
ＣＰＵ３へのハードウェア的なエラー信号をシステムバ
ス４に送出する。
に、ＣＰＵ３からのアドレス信号がシステムバス４より
アクセス制御回路２に入力された場合、アドレス一致検
出部２５はタイマ２３より書き込み中信号が入力されて
いる間は、ＥＥＰＲＯＭ１に対するアクセスを行わず、
ＣＰＵ３へのハードウェア的なエラー信号をシステムバ
ス４に送出する。
【００１４】
【発明の効果】以上のように、この発明によれば、書き
込み開始信号を受け取ると、その書き込み制御部よりＣ
ＰＵにリプライ信号を返送してＥＥＰＲＯＭへの情報の
書き込みを開始するとともに、タイマをスタートさせて
書き込み中信号を一定時間発生させ、それを書き込み中
表示ポートとアドレス一致検出部に送って、ＥＥＰＲＯ
Ｍが書き込み中であることをＣＰＵに読み出し可能に表
示させるとともに、当該書き込み中のアクセスに対して
ハードウェア的なエラー信号をＣＰＵに返送するように
構成したので、ＥＥＰＲＯＭの書き込み中にもＣＰＵが
他の処理を実行することができるばかりか、データポー
リング動作によらずＥＥＰＲＯＭの書き込み中を判定す
ることが可能となり、ＥＥＰＲＯＭの書き込み中のアク
セスに対してはハードウェア的なエラー信号をＣＰＵに
返送することができて、不正なアクセスを防止できるＥ
ＥＰＲＯＭのアクセス制御回路が得られる効果がある。
込み開始信号を受け取ると、その書き込み制御部よりＣ
ＰＵにリプライ信号を返送してＥＥＰＲＯＭへの情報の
書き込みを開始するとともに、タイマをスタートさせて
書き込み中信号を一定時間発生させ、それを書き込み中
表示ポートとアドレス一致検出部に送って、ＥＥＰＲＯ
Ｍが書き込み中であることをＣＰＵに読み出し可能に表
示させるとともに、当該書き込み中のアクセスに対して
ハードウェア的なエラー信号をＣＰＵに返送するように
構成したので、ＥＥＰＲＯＭの書き込み中にもＣＰＵが
他の処理を実行することができるばかりか、データポー
リング動作によらずＥＥＰＲＯＭの書き込み中を判定す
ることが可能となり、ＥＥＰＲＯＭの書き込み中のアク
セスに対してはハードウェア的なエラー信号をＣＰＵに
返送することができて、不正なアクセスを防止できるＥ
ＥＰＲＯＭのアクセス制御回路が得られる効果がある。
【図１】この発明の実施例１を示すブロック図である。
１ ＥＥＰＲＯＭ（読み出し専用メモリ） ２ アクセス制御回路 ３ ＣＰＵ（プロセッサ） ２２ 書き込み制御部 ２３ タイマ ２４ 書き込み中表示ポート ２５ アドレス一致検出部
Claims (1)
- 【請求項１】 プロセッサからの書き込み開始信号の受
信が検出されると、電気的に書き換え可能な読み出し専
用メモリへの情報の書き込みを制御するとともに、前記
プロセッサにリプライ信号を返送する書き込み制御部
と、前記書き込み開始信号の受信が検出されると、あら
かじめ定められた一定の時間、書き込み中信号を発生す
るタイマと、前記プロセッサによって読み出し可能に構
成されて、前記書き込み中信号に基づいて前記電気的に
書き換え可能な読み出し専用メモリの書き込み中表示を
行う書き込み中表示ポートと、前記書き込み中信号が発
生中に前記プロセッサよりアクセスされると、前記プロ
セッサにエラー信号を返送するアドレス一致検出部とを
備えた電気的に書き換え可能な読み出し専用メモリのア
クセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235292A JPH05265842A (ja) | 1992-03-19 | 1992-03-19 | 電気的に書き換え可能な読み出し専用メモリのアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235292A JPH05265842A (ja) | 1992-03-19 | 1992-03-19 | 電気的に書き換え可能な読み出し専用メモリのアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265842A true JPH05265842A (ja) | 1993-10-15 |
Family
ID=14052013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235292A Pending JPH05265842A (ja) | 1992-03-19 | 1992-03-19 | 電気的に書き換え可能な読み出し専用メモリのアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956749A (en) * | 1996-05-30 | 1999-09-21 | Nec Corporation | Data back-up system using nonvolatile read/write memory |
| KR100446807B1 (ko) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | 프로세서와 메모리간의 제어 시스템 및 그 방법 |
-
1992
- 1992-03-19 JP JP9235292A patent/JPH05265842A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956749A (en) * | 1996-05-30 | 1999-09-21 | Nec Corporation | Data back-up system using nonvolatile read/write memory |
| KR100446807B1 (ko) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | 프로세서와 메모리간의 제어 시스템 및 그 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10564981B2 (en) | Providing a trustworthy indication of the current state of a multi-processor data processing apparatus | |
| JP3343998B2 (ja) | 制御装置 | |
| JP2745669B2 (ja) | プリンタ | |
| US4742452A (en) | Computer system including address driven program interrupt system | |
| US4924465A (en) | Memory with function test of error detection/correction device | |
| JP2000132430A (ja) | 信号処理装置 | |
| JPH05265842A (ja) | 電気的に書き換え可能な読み出し専用メモリのアクセス制御回路 | |
| JP3501131B2 (ja) | 制御装置 | |
| US20230385071A1 (en) | Semiconductor device | |
| JPH09213088A (ja) | エンジン制御装置 | |
| JPH0250226A (ja) | マイクロコンピュータ | |
| EP0556138A1 (en) | A bus for connecting extension cards to a data processing system and test method | |
| JPH09146789A (ja) | エミュレータ | |
| JPH0822419A (ja) | 誤書込防止方式 | |
| JPS6343769B2 (ja) | ||
| JPH05143197A (ja) | 演算処理装置 | |
| JPH06231010A (ja) | 情報処理システム | |
| JPH09330275A (ja) | メモリパリティエラー検出方式 | |
| JPH04291646A (ja) | 書き込み監視装置 | |
| JPH02236739A (ja) | アドレス一致検出プリントサーキットボード | |
| JPH05257818A (ja) | 情報処理装置 | |
| JPS6073763A (ja) | メモリアドレスエラ−検出方式 | |
| JPH05150865A (ja) | 情報処理装置 | |
| JPH07319724A (ja) | エミュレーションｃｐｕ | |
| JPH1011366A (ja) | メモリ交換検知方法 |