JPH09330275A - メモリパリティエラー検出方式 - Google Patents
メモリパリティエラー検出方式Info
- Publication number
- JPH09330275A JPH09330275A JP8148918A JP14891896A JPH09330275A JP H09330275 A JPH09330275 A JP H09330275A JP 8148918 A JP8148918 A JP 8148918A JP 14891896 A JP14891896 A JP 14891896A JP H09330275 A JPH09330275 A JP H09330275A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- memory
- data
- error code
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】既に設計済みのシステムボードを使用したシス
テム装置を設計する場合において、メモリパリティチェ
ック機能をシステムボードが有していないが、パリティ
チェック機能を付加したいような場合に本発明のメモリ
パリティエラー検出方式を使用することにより可能す
る。 【解決手段】メモリカードにパリティジェネレート、パ
リティチェック回路を設ける。パリティチェックにてパ
リティエラーが検出された場合、エラーコード設定スイ
ッチにより設定されたエラーコードをシステム側に出力
する。ただし、正規のデータがエラーコードと等しい場
合があり得るため、メモリライト時にデータとエラーコ
ードをコンペアし、等しい場合は該当アドレスのパリテ
ィチェックを無効とする。そのためにメモリにパリティ
無効ビットを設け、その後の処理においてシステムがエ
ラーコードと等しいデータを受け取った場合の正規のデ
ータかエラーコードかの判別に使用する。
テム装置を設計する場合において、メモリパリティチェ
ック機能をシステムボードが有していないが、パリティ
チェック機能を付加したいような場合に本発明のメモリ
パリティエラー検出方式を使用することにより可能す
る。 【解決手段】メモリカードにパリティジェネレート、パ
リティチェック回路を設ける。パリティチェックにてパ
リティエラーが検出された場合、エラーコード設定スイ
ッチにより設定されたエラーコードをシステム側に出力
する。ただし、正規のデータがエラーコードと等しい場
合があり得るため、メモリライト時にデータとエラーコ
ードをコンペアし、等しい場合は該当アドレスのパリテ
ィチェックを無効とする。そのためにメモリにパリティ
無効ビットを設け、その後の処理においてシステムがエ
ラーコードと等しいデータを受け取った場合の正規のデ
ータかエラーコードかの判別に使用する。
Description
【０００１】
【発明の属する技術分野】本発明は電子計算機のシステ
ムボードのメモリコネクタに実装するメモリカードのエ
ラー検出方式に関する。
ムボードのメモリコネクタに実装するメモリカードのエ
ラー検出方式に関する。
【０００２】
【従来の技術】特開昭５７ー１２３５９９号公報にある
ように、従来のエラー検出機能付きのメモリカードはエ
ラー訂正機能を持つが、システムにはエラー情報を伝達
しない方式であった。
ように、従来のエラー検出機能付きのメモリカードはエ
ラー訂正機能を持つが、システムにはエラー情報を伝達
しない方式であった。
【０００３】
【発明が解決しようとする課題】従来技術ではエラー訂
正不可能なエラーが発生した場合に、システム側にエラ
ーを伝達しないので、メモリエラーの発見が困難であ
る。本発明はメモリカードにエラー検出機能を持たせ、
かつシステムにエラー発生を伝達することによりメモリ
エラーが発見でき、エラー情報を格納する機能を付加す
ることによってエラー解析を可能としている。
正不可能なエラーが発生した場合に、システム側にエラ
ーを伝達しないので、メモリエラーの発見が困難であ
る。本発明はメモリカードにエラー検出機能を持たせ、
かつシステムにエラー発生を伝達することによりメモリ
エラーが発見でき、エラー情報を格納する機能を付加す
ることによってエラー解析を可能としている。
【０００４】
【課題を解決するための手段】メモリカードにパリティ
ジェネレート、パリティチェック回路を設ける。パリテ
ィチェックにてパリティエラーが検出された場合、エラ
ーコード設定スイッチにより設定されたエラーコードを
システム側に出力する。ただし、正規のデータがエラー
コードと等しい場合があり得るため、メモリライト時に
データとエラーコードをコンペアし、等しい場合は該当
アドレスのパリティチェックを無効とする。そのために
メモリにパリティ無効ビットを設け、その後の処理にお
いてシステムがエラーコードと等しいデータを受け取っ
た場合の、正規のデータかエラーコードかの判別に使用
する。
ジェネレート、パリティチェック回路を設ける。パリテ
ィチェックにてパリティエラーが検出された場合、エラ
ーコード設定スイッチにより設定されたエラーコードを
システム側に出力する。ただし、正規のデータがエラー
コードと等しい場合があり得るため、メモリライト時に
データとエラーコードをコンペアし、等しい場合は該当
アドレスのパリティチェックを無効とする。そのために
メモリにパリティ無効ビットを設け、その後の処理にお
いてシステムがエラーコードと等しいデータを受け取っ
た場合の、正規のデータかエラーコードかの判別に使用
する。
【０００５】
【発明の実施の形態】以下に本発明の実施例を図に従い
説明する。
説明する。
【０００６】図１に本発明のメモリカードブロック図を
示す。メモリカード１において、メモリライト時パリテ
ィビットを含まないメモリデータ２は、エラーコード設
定スイッチ３により設定されたエラーコードと、ライト
するメモリデータが等しいかどうかをエラーコード検出
回路で検出する。等しい場合はメモリのパリティ無効ビ
ットを立てる。その後データはパリティジェネレータ５
によってパリティを生成し、データ、パリティ、パリテ
ィ無効ビットがそれぞれメモリのデータ格納部６、メモ
リのパリティ格納部７、メモリのパリティ無効ビット格
納部８に格納される。
示す。メモリカード１において、メモリライト時パリテ
ィビットを含まないメモリデータ２は、エラーコード設
定スイッチ３により設定されたエラーコードと、ライト
するメモリデータが等しいかどうかをエラーコード検出
回路で検出する。等しい場合はメモリのパリティ無効ビ
ットを立てる。その後データはパリティジェネレータ５
によってパリティを生成し、データ、パリティ、パリテ
ィ無効ビットがそれぞれメモリのデータ格納部６、メモ
リのパリティ格納部７、メモリのパリティ無効ビット格
納部８に格納される。
【０００７】メモリリード時、メモリのデータ格納部６
とパリティ格納部７から読みだされたデータは、パリテ
ィ無効ビットが立っていなければ、パリティチェッカ９
によりパリティチェックを行いエラーでなければデータ
をそのまま出力し、エラーであればエラーコード設定ス
イッチ３で設定されたエラーコードをエラーコード出力
回路１０が出力する。パリティ無効ビットが立っていた
場合エラーコードと等しい正規データを出力した後、デ
ータの最下位ビットを反転し、エラーコード出力回路１
０にセットする。セットされたデータは次のメモリリー
ド時に無条件に出力される。
とパリティ格納部７から読みだされたデータは、パリテ
ィ無効ビットが立っていなければ、パリティチェッカ９
によりパリティチェックを行いエラーでなければデータ
をそのまま出力し、エラーであればエラーコード設定ス
イッチ３で設定されたエラーコードをエラーコード出力
回路１０が出力する。パリティ無効ビットが立っていた
場合エラーコードと等しい正規データを出力した後、デ
ータの最下位ビットを反転し、エラーコード出力回路１
０にセットする。セットされたデータは次のメモリリー
ド時に無条件に出力される。
【０００８】図２に本発明のメモリカードを使用した場
合のシステムのプログラムによる処理方式の一例を示
す。システム起動後のＣＮＴ（カウンタ）初期値を０に
セットする。（２１）メモリリード処理（２２）におい
てリードされたデータと図１のエラーコード設定スイッ
チ３によって設定したエラーコードをコンペアする。
（２３）等しく無い場合はＣＮＴを０とし（２４）次処
理（２５）へ移行する。
合のシステムのプログラムによる処理方式の一例を示
す。システム起動後のＣＮＴ（カウンタ）初期値を０に
セットする。（２１）メモリリード処理（２２）におい
てリードされたデータと図１のエラーコード設定スイッ
チ３によって設定したエラーコードをコンペアする。
（２３）等しく無い場合はＣＮＴを０とし（２４）次処
理（２５）へ移行する。
【０００９】リードデータとエラーコードのコンペア
（２３）において等しい場合はＣＮＴを１とし（２７）
再び同番地のメモリリード（２２）を実行する。再度リ
ードデータとエラーコードのコンペア（２３）を行う
が、リードデータが正規のデータの場合、図１のエラー
コード出力回路１０からは無条件に最下位ビットを反転
したデータが出力されるため、リードデータはエラーコ
ードと異なる値となり、ＣＮＴを０（２４）とした後、
次処理（２５）に移行する。その際、リードデータは１
度目にリードしたエラーコードと等しい正規データを使
用する。リードデータがエラーコードの場合、２回目の
メモリリード（２２）においてもリードデータとエラー
コードのコンペア（２３）で等しくなり、ＣＮＴのチェ
ック（２６）の結果エラー処理（２８）に移行する。
（２３）において等しい場合はＣＮＴを１とし（２７）
再び同番地のメモリリード（２２）を実行する。再度リ
ードデータとエラーコードのコンペア（２３）を行う
が、リードデータが正規のデータの場合、図１のエラー
コード出力回路１０からは無条件に最下位ビットを反転
したデータが出力されるため、リードデータはエラーコ
ードと異なる値となり、ＣＮＴを０（２４）とした後、
次処理（２５）に移行する。その際、リードデータは１
度目にリードしたエラーコードと等しい正規データを使
用する。リードデータがエラーコードの場合、２回目の
メモリリード（２２）においてもリードデータとエラー
コードのコンペア（２３）で等しくなり、ＣＮＴのチェ
ック（２６）の結果エラー処理（２８）に移行する。
【００１０】
【発明の効果】システムボードにメモリパリティチェッ
ク機能をもっていない場合でも、本発明のメモリカード
を使用しシステム側でメモリリードデータをチェックす
るプログラムを持つことによりメモリパリティチェック
機能を付加することができる。
ク機能をもっていない場合でも、本発明のメモリカード
を使用しシステム側でメモリリードデータをチェックす
るプログラムを持つことによりメモリパリティチェック
機能を付加することができる。
【図１】本発明のメモリカードブロック図である。
【図２】本発明のメモリカードを使用した場合のシステ
ム装置のエラー検出処理例である。
ム装置のエラー検出処理例である。
１…メモリカード、 ２…メモリデータ、 ３…エラー
コード設定スイッチ、４…エラーコード検出回路、
５…パリティジェネレータ、６…メモリ（デ
ータ格納部）、 ７…メモリ（パリティ格納
部）、８…メモリ（パリティ無効ビット）、 ９…
パリティチェッカ、１０…エラーコード出力回路、２１
〜２８…システムのエラー検出処理フローにおける処
理。
コード設定スイッチ、４…エラーコード検出回路、
５…パリティジェネレータ、６…メモリ（デ
ータ格納部）、 ７…メモリ（パリティ格納
部）、８…メモリ（パリティ無効ビット）、 ９…
パリティチェッカ、１０…エラーコード出力回路、２１
〜２８…システムのエラー検出処理フローにおける処
理。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中東 俊夫 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内
Claims (3)
- 【請求項１】パリティジェネレート、パリティチェック
機能をメモリカードに搭載させ、システム側でメモリリ
ードデータをチェックするプログラムを持たせること
で、パリティチェック機能を持たないシステムボードに
も本メモリカードを搭載することにより、パリティチェ
ックが可能とするメモリパリティエラー検出方式。 - 【請求項２】パリティビットの無いメモリデータバスを
使用し、メモリカードがエラーコードを出力する方式。 - 【請求項３】メモリカードから出力されたデータが正規
のデータかエラーコードかの判別において、同番地のメ
モリリードを再実行し、正規データの場合メモリカード
でデータの書き換えを行うことにより、判別可能とする
メモリパリティエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148918A JPH09330275A (ja) | 1996-06-11 | 1996-06-11 | メモリパリティエラー検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148918A JPH09330275A (ja) | 1996-06-11 | 1996-06-11 | メモリパリティエラー検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330275A true JPH09330275A (ja) | 1997-12-22 |
Family
ID=15463578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8148918A Pending JPH09330275A (ja) | 1996-06-11 | 1996-06-11 | メモリパリティエラー検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330275A (ja) |
-
1996
- 1996-06-11 JP JP8148918A patent/JPH09330275A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7246257B2 (en) | Computer system and memory control method thereof | |
| JP2000132430A (ja) | 信号処理装置 | |
| JPH09330275A (ja) | メモリパリティエラー検出方式 | |
| JPS6288044A (ja) | メモリ制御方式 | |
| JPH07200419A (ja) | バスインタフェース装置 | |
| JPS62242258A (ja) | 記憶装置 | |
| JP2513615B2 (ja) | Ｅｃｃ回路付記憶装置 | |
| WO2000017756A1 (fr) | Processeur de signaux | |
| JPH0670775B2 (ja) | エラ−検出・訂正システム | |
| JPH0689236A (ja) | ランダムアクセスメモリ監視回路 | |
| JP2001306411A (ja) | 情報処理装置及び情報処理方法 | |
| JPH06309185A (ja) | 情報処理装置 | |
| JPH10143383A (ja) | 誤り検出訂正装置 | |
| JP2567986B2 (ja) | データ処理システム | |
| JP3106448B2 (ja) | プロセッサ装置 | |
| JPH0588993A (ja) | メモリ制御システム | |
| JPH06301604A (ja) | 記憶再生システム | |
| JPH05224968A (ja) | データチェック方式 | |
| JPH06139153A (ja) | メモリ制御システム | |
| JPH06295249A (ja) | パリティチェック方式 | |
| JP2000099410A (ja) | メモリ制御回路と情報処理装置 | |
| JPH05265842A (ja) | 電気的に書き換え可能な読み出し専用メモリのアクセス制御回路 | |
| JPH11161560A (ja) | 記憶装置のアドレス正否判定装置およびアドレス正否判定方法 | |
| JPH11282763A (ja) | 記憶装置監視装置および方法 | |
| JPH0359740A (ja) | メモリ障害検出方式 |