JPH04277844A - キャッシュメモリ制御回路 - Google Patents
キャッシュメモリ制御回路Info
- Publication number
- JPH04277844A JPH04277844A JP3039722A JP3972291A JPH04277844A JP H04277844 A JPH04277844 A JP H04277844A JP 3039722 A JP3039722 A JP 3039722A JP 3972291 A JP3972291 A JP 3972291A JP H04277844 A JPH04277844 A JP H04277844A
- Authority
- JP
- Japan
- Prior art keywords
- access mode
- signal
- access
- cache
- burst
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 5
- 238000012544 monitoring process Methods 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 230000002457 bidirectional effect Effects 0.000 description 6
- 238000005070 sampling Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ制御回
路に関する。
路に関する。
【０００２】
【従来の技術】従来のキャッシュメモリ制御回路におい
ては、システムバスに対するモニタリング方式に対応し
て、他スレーブからシステムバスに対するライト・アク
セスがバースト・アクセス・モードであるか、またはシ
ングル・アクセス・モードであるかに関わりなく、シス
テムバスにおいては、ライト・アクセスが発生する度ご
とにヒット／ミスの判定が行われ、キャッシュ・ヒット
の場合には、キャッシュ・ヒットしたアドレスのみに対
して、インバリッドにする方法がとられている。
ては、システムバスに対するモニタリング方式に対応し
て、他スレーブからシステムバスに対するライト・アク
セスがバースト・アクセス・モードであるか、またはシ
ングル・アクセス・モードであるかに関わりなく、シス
テムバスにおいては、ライト・アクセスが発生する度ご
とにヒット／ミスの判定が行われ、キャッシュ・ヒット
の場合には、キャッシュ・ヒットしたアドレスのみに対
して、インバリッドにする方法がとられている。
【０００３】即ち、システムバスをモニタリングする動
作において、他スレーブのライト・アクセスがバースト
・アクセス・モードであり、なお且つキャッシュ・ヒッ
トである場合には、ＣＰＵからのアクセスのインバリッ
ド動作が行われるために、バースト・アクセス・モード
が終了するまでの間に発生したＣＰＵアクセスは、常に
ウェイトが発生する構成となっている。
作において、他スレーブのライト・アクセスがバースト
・アクセス・モードであり、なお且つキャッシュ・ヒッ
トである場合には、ＣＰＵからのアクセスのインバリッ
ド動作が行われるために、バースト・アクセス・モード
が終了するまでの間に発生したＣＰＵアクセスは、常に
ウェイトが発生する構成となっている。
【０００４】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ制御回路においては、システムバスに対する
モニタリング動作時において、システムバス上に他スレ
ーブからのライト・アクセスがバースト・モードであり
、なお且つキャッシュ・ヒットの場合には、ＣＰＵから
のキャッシュメモリ・アクセスを受付ける度に、システ
ムバス・アクセスによるアドレスのインバリッド動作が
行われるために、バースト・アクセス・モードが終了す
るまでの間に発生したＣＰＵアクセスには、常にウェイ
トがかかる結果となり、このためにキャッシュ処理動作
が低速となり、ＣＰＵの性能を劣化させるという欠点が
ある。
シュメモリ制御回路においては、システムバスに対する
モニタリング動作時において、システムバス上に他スレ
ーブからのライト・アクセスがバースト・モードであり
、なお且つキャッシュ・ヒットの場合には、ＣＰＵから
のキャッシュメモリ・アクセスを受付ける度に、システ
ムバス・アクセスによるアドレスのインバリッド動作が
行われるために、バースト・アクセス・モードが終了す
るまでの間に発生したＣＰＵアクセスには、常にウェイ
トがかかる結果となり、このためにキャッシュ処理動作
が低速となり、ＣＰＵの性能を劣化させるという欠点が
ある。
【０００５】
【課題を解決するための手段】本発明のキャッシュメモ
リ制御回路は、ＣＰＵ（中央処理装置）およびシステム
・バスからのキャッシュ・アクセスに対応して、キャッ
シュのヒット／ミスを判定するキャッシュ・システムに
おいて、前記システム・バスにおける他スレーブから主
メモリに対するライト・アクセスが、バースト・アクセ
ス・モードによるアクセスであるか、またはシングル・
アクセス・モードによるアクセスであるかを判定する手
段を備えて構成される。
リ制御回路は、ＣＰＵ（中央処理装置）およびシステム
・バスからのキャッシュ・アクセスに対応して、キャッ
シュのヒット／ミスを判定するキャッシュ・システムに
おいて、前記システム・バスにおける他スレーブから主
メモリに対するライト・アクセスが、バースト・アクセ
ス・モードによるアクセスであるか、またはシングル・
アクセス・モードによるアクセスであるかを判定する手
段を備えて構成される。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるブロック図においては、本
発明に関係する部分のみが記載されており、また、図３
（ａ），（ｂ）および（ｃ）においては、本実施例にお
ける一部の信号の波形図を示している。
ク図である。図１に示されるブロック図においては、本
発明に関係する部分のみが記載されており、また、図３
（ａ），（ｂ）および（ｃ）においては、本実施例にお
ける一部の信号の波形図を示している。
【０００８】図１に示されるように、本実施例は、バー
スト・アクセス・モード判定回路１１と、モード・リセ
ット信号生成回路１２と、バス制御回路１３と、双方向
ドライバ１４と、マルチプレクサ１５と、キャッシュ・
アドレス・タグ・メモリ１６と、バリッド・ビット１７
と、ビット判定回路１８と、ブロックインバリッド信号
生成回路１９とを備えて構成される。
スト・アクセス・モード判定回路１１と、モード・リセ
ット信号生成回路１２と、バス制御回路１３と、双方向
ドライバ１４と、マルチプレクサ１５と、キャッシュ・
アドレス・タグ・メモリ１６と、バリッド・ビット１７
と、ビット判定回路１８と、ブロックインバリッド信号
生成回路１９とを備えて構成される。
【０００９】図１において、バースト・アクセス・モー
ド判定回路１１においては、双方向ドライバ１４から出
力されるバス・リクェスト信号１０２が連続して入力さ
れる場合には、アクセス・モード信号１０５が出力され
、また、バス・リクェスト信号１０２が連続して入力さ
れない場合には、システムバス・クロック１０３の入力
に対応して、モード・リセット信号生成回路１２から出
力されるモード・リセット信号１０４によりリセットさ
れる。バースト・アクセス・モード判定回路１１から出
力されるアクセス・モード信号１０５は、バス制御回路
１３およびブロック・インバリッド信号生成回路１９に
入力されるが、ブロック・インバリッド信号生成回路１
９においては、ヒット判定回路１８より入力されるヒッ
ト判定信号１１８がキャッシュ・ヒットを示しており、
なお且つ、上記のアクセス・モード信号１０５がバース
ト・アクセス・モードを示している場合には、インバリ
ッド信号１０６により、バリッド・ビット１７を一定ブ
ロックごとにインバリッドとし、また、ヒット判定信号
１１８がキャッシュ・ヒットを示しており、なお且つ、
上記のアクセス・モード信号１０５がシングルアクセス
・モードを示している場合には、インバリッド信号１０
６により、バリッドビット１７を、個々のアドレスのみ
インバリッドとする。
ド判定回路１１においては、双方向ドライバ１４から出
力されるバス・リクェスト信号１０２が連続して入力さ
れる場合には、アクセス・モード信号１０５が出力され
、また、バス・リクェスト信号１０２が連続して入力さ
れない場合には、システムバス・クロック１０３の入力
に対応して、モード・リセット信号生成回路１２から出
力されるモード・リセット信号１０４によりリセットさ
れる。バースト・アクセス・モード判定回路１１から出
力されるアクセス・モード信号１０５は、バス制御回路
１３およびブロック・インバリッド信号生成回路１９に
入力されるが、ブロック・インバリッド信号生成回路１
９においては、ヒット判定回路１８より入力されるヒッ
ト判定信号１１８がキャッシュ・ヒットを示しており、
なお且つ、上記のアクセス・モード信号１０５がバース
ト・アクセス・モードを示している場合には、インバリ
ッド信号１０６により、バリッド・ビット１７を一定ブ
ロックごとにインバリッドとし、また、ヒット判定信号
１１８がキャッシュ・ヒットを示しており、なお且つ、
上記のアクセス・モード信号１０５がシングルアクセス
・モードを示している場合には、インバリッド信号１０
６により、バリッドビット１７を、個々のアドレスのみ
インバリッドとする。
【００１０】バス制御回路３においては、バースト・ア
クセス・モード判定回路１１から出力されるアクセス・
モード信号１０５、ＣＰＵアクセス入力信号１０７およ
びブロックインバリッド信号生成回路１９から出力され
るインバリッド終了信号１１１を入力して、システムバ
ス・アクセスとＣＰＵアクセスの何れかを処理するかが
判断され、システムバス・アクノリッジ信号１０８、バ
ス・リクェスト入出力制御信号１０９およびアドレス入
力制御信号１１０が出力され、所定のバス制御作用が行
われる。
クセス・モード判定回路１１から出力されるアクセス・
モード信号１０５、ＣＰＵアクセス入力信号１０７およ
びブロックインバリッド信号生成回路１９から出力され
るインバリッド終了信号１１１を入力して、システムバ
ス・アクセスとＣＰＵアクセスの何れかを処理するかが
判断され、システムバス・アクノリッジ信号１０８、バ
ス・リクェスト入出力制御信号１０９およびアドレス入
力制御信号１１０が出力され、所定のバス制御作用が行
われる。
【００１１】双方向ドライバ１４においては、バス・リ
クェスト信号１０１の入出力が、バス制御回路１３から
入力されるバス・リクェスト入出力制御信号１０９を介
して制御され、バス・リクェスト入力信号１０２が出力
され、前述のように、バースト・アクセス・モード判定
回路１１およびバス制御回路１３に入力される。マルチ
プレクサ１５においては、ＣＰＵアドレス１１２および
システムバス・アドレス１１３の入力が、アドレス入力
制御信号１１０により切替え制御され、アドレス入力信
号１１４として出力される。このアドレス入力信号１１
４の内、セット・アドレス入力信号１１５は、キャッシ
ュ・アドレス・タグ・メモリ１６とバリッド・ビット１
７に入力され、該当セット・アドレスのタグアドレスお
よびバリッド・ビッドが、タグ・アドレス出力信号１１
７として出力される。また、タグ・アドレス入力信号１
１６は、タグ・アドレス出力信号１１７とともにビット
判定回路１８に入力され、ビット判定が行われて、その
判定結果はヒット判定信号１１８として出力される。
クェスト信号１０１の入出力が、バス制御回路１３から
入力されるバス・リクェスト入出力制御信号１０９を介
して制御され、バス・リクェスト入力信号１０２が出力
され、前述のように、バースト・アクセス・モード判定
回路１１およびバス制御回路１３に入力される。マルチ
プレクサ１５においては、ＣＰＵアドレス１１２および
システムバス・アドレス１１３の入力が、アドレス入力
制御信号１１０により切替え制御され、アドレス入力信
号１１４として出力される。このアドレス入力信号１１
４の内、セット・アドレス入力信号１１５は、キャッシ
ュ・アドレス・タグ・メモリ１６とバリッド・ビット１
７に入力され、該当セット・アドレスのタグアドレスお
よびバリッド・ビッドが、タグ・アドレス出力信号１１
７として出力される。また、タグ・アドレス入力信号１
１６は、タグ・アドレス出力信号１１７とともにビット
判定回路１８に入力され、ビット判定が行われて、その
判定結果はヒット判定信号１１８として出力される。
【００１２】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例を示すブロック図
である。図２に示されるブロック図においては、本発明
に関係する部分のみが記載されており、また、図４（ａ
），（ｂ）および（ｃ）においては、本実施例における
一部の信号の波形図を示している。
する。図２は、本発明の第２の実施例を示すブロック図
である。図２に示されるブロック図においては、本発明
に関係する部分のみが記載されており、また、図４（ａ
），（ｂ）および（ｃ）においては、本実施例における
一部の信号の波形図を示している。
【００１３】図２に示されるように、本実施例は、バー
スト・アクセス・モード判定回路２１と、カップリング
回路２２と、バス制御回路２３と、双方向ドライバ２４
と、マルチプレクサ２５と、キャッシュ・アドレス・タ
グ・メモリ２６と、バリッド・ビット２７と、ヒット判
定回路２８と、ブロックインバリッド信号生成回路２９
とを備えて構成される。
スト・アクセス・モード判定回路２１と、カップリング
回路２２と、バス制御回路２３と、双方向ドライバ２４
と、マルチプレクサ２５と、キャッシュ・アドレス・タ
グ・メモリ２６と、バリッド・ビット２７と、ヒット判
定回路２８と、ブロックインバリッド信号生成回路２９
とを備えて構成される。
【００１４】図２において、本実施例の第１の実施例と
の相違点は、第１の実施例における構成要素モード・リ
セット信号生成回路１２の代りに、本実施例においては
サンプリング回路２２が設けられていることである。
の相違点は、第１の実施例における構成要素モード・リ
セット信号生成回路１２の代りに、本実施例においては
サンプリング回路２２が設けられていることである。
【００１５】このサンプリング回路２２においては、双
方向ドライバ２４から入力されるバス・リクェスト入力
信号１２３は、システム・バス・クロック１０３を介し
てサンプリングされ、アクセス・モード・レベル信号１
２０が出力されて、バースト・アクセス・モード判定回
路２１に入力される。しかしながら、この場合に、サン
プリング回路２２に入力されるバス・リクェスト入力信
号１２３のレベルが、連続して入力されないような状態
においては、そのサンプリング結果に対応してモード・
リセット信号１１９が出力され、同じくバースト・アク
セス・モード判定回路２１に入力される。
方向ドライバ２４から入力されるバス・リクェスト入力
信号１２３は、システム・バス・クロック１０３を介し
てサンプリングされ、アクセス・モード・レベル信号１
２０が出力されて、バースト・アクセス・モード判定回
路２１に入力される。しかしながら、この場合に、サン
プリング回路２２に入力されるバス・リクェスト入力信
号１２３のレベルが、連続して入力されないような状態
においては、そのサンプリング結果に対応してモード・
リセット信号１１９が出力され、同じくバースト・アク
セス・モード判定回路２１に入力される。
【００１６】バースト・アクセス・モード判定回路２１
においては、サンプリング回路２２から上記のアクセス
・モード・レベル信号１２０が入力される場合には、ア
クセス・モード・レベル信号１２０の入力に対応して、
バースト・アクセス・モードであるか、シングル・アク
セス・モードであるかが判定され、アクセス・モード信
号１０５が出力されて、バス制御回路２３およびブロッ
クインバリッド信号生成回路２９に送られる。また、サ
ンプリング回路２２から上記のモード・リセット信号１
１９が入力される場合には、バースト・アクセス・モー
ド判定回路２１はリセットされる。なお、バースト・ア
クセス・モード判定回路２１から出力されるアクセス・
モード信号１０５の出力に対応して、バス制御回路２３
およびブロックインバリッド信号生成回路２９以降の各
構成要素の動作内容については、前述の第１の実施例の
場合と全く同様である。
においては、サンプリング回路２２から上記のアクセス
・モード・レベル信号１２０が入力される場合には、ア
クセス・モード・レベル信号１２０の入力に対応して、
バースト・アクセス・モードであるか、シングル・アク
セス・モードであるかが判定され、アクセス・モード信
号１０５が出力されて、バス制御回路２３およびブロッ
クインバリッド信号生成回路２９に送られる。また、サ
ンプリング回路２２から上記のモード・リセット信号１
１９が入力される場合には、バースト・アクセス・モー
ド判定回路２１はリセットされる。なお、バースト・ア
クセス・モード判定回路２１から出力されるアクセス・
モード信号１０５の出力に対応して、バス制御回路２３
およびブロックインバリッド信号生成回路２９以降の各
構成要素の動作内容については、前述の第１の実施例の
場合と全く同様である。
【００１７】なお、本実施例は、第１の実施例と異なる
システム・バスの構成に対する場合においても、対応す
ることができるという利点がある。
システム・バスの構成に対する場合においても、対応す
ることができるという利点がある。
【００１８】
【発明の効果】以上説明したように、本発明は、システ
ム・バス上のメモリ・ライト・アクセスが、バースト・
アクセス・モードであるか、またはシングル・アクセス
・モードであるかを判定することにより、アドレスに対
するインバリッド動作をブロック単位にて行うか、個々
のアドレス単位にて行うかが判断され、これによりＣＰ
Ｕアクセスに対するウェイトが最低限に抑制され、キャ
ッシュ処理動作を高速にて行うことができるという効果
がある。
ム・バス上のメモリ・ライト・アクセスが、バースト・
アクセス・モードであるか、またはシングル・アクセス
・モードであるかを判定することにより、アドレスに対
するインバリッド動作をブロック単位にて行うか、個々
のアドレス単位にて行うかが判断され、これによりＣＰ
Ｕアクセスに対するウェイトが最低限に抑制され、キャ
ッシュ処理動作を高速にて行うことができるという効果
がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本発明の第２の実施例を示すブロック図である
。
。
【図３】本発明の第１の実施例における信号波形図であ
る。
る。
【図４】本発明の第２の実施例における信号波形図であ
る。
る。
１１，２１ バースト・アクセス・モード判定回
路１２ モード・リセット信号生成回路１３，２
３ バス制御回路 １４，２４ 双方向ドライバ １５，２５ マルチプレクサ １６，２６ キャッシュ・アドレス・タグ・メモ
リ１７，２７ バリッド・ビット １８，２８ ヒット判定回路
路１２ モード・リセット信号生成回路１３，２
３ バス制御回路 １４，２４ 双方向ドライバ １５，２５ マルチプレクサ １６，２６ キャッシュ・アドレス・タグ・メモ
リ１７，２７ バリッド・ビット １８，２８ ヒット判定回路
Claims (1)
- 【請求項１】 ＣＰＵ（中央処理装置）およびシステ
ム・バスからのキャッシュ・アクセスに対応して、キャ
ッシュのヒット／ミスを判定するキャッシュ・システム
において、前記システム・バスにおける他スレーブから
主メモリに対するライト・アクセスが、バースト・アク
セス・モードによるアクセスであるか、またはシングル
・アクセス・モードによるアクセスであるかを判定する
手段を備えることを特徴とするキャッシュメモリ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039722A JPH04277844A (ja) | 1991-03-06 | 1991-03-06 | キャッシュメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039722A JPH04277844A (ja) | 1991-03-06 | 1991-03-06 | キャッシュメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04277844A true JPH04277844A (ja) | 1992-10-02 |
Family
ID=12560881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039722A Pending JPH04277844A (ja) | 1991-03-06 | 1991-03-06 | キャッシュメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04277844A (ja) |
-
1991
- 1991-03-06 JP JP3039722A patent/JPH04277844A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0549164B1 (en) | Memory controller with snooping mechanism | |
| US6571319B2 (en) | Methods and apparatus for combining a plurality of memory access transactions | |
| US5133074A (en) | Deadlock resolution with cache snooping | |
| US5274780A (en) | Bus controller for adjusting a bus master to a bus slave | |
| KR920010977B1 (ko) | 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture) | |
| KR920002830B1 (ko) | 다이렉트 메모리 액세스 제어장치 | |
| JPH04277844A (ja) | キャッシュメモリ制御回路 | |
| US5960456A (en) | Method and apparatus for providing a readable and writable cache tag memory | |
| US6385703B1 (en) | Speculative request pointer advance for fast back-to-back reads | |
| JP2534321B2 (ja) | デ―タ転送制御方法及び装置 | |
| KR960016402B1 (ko) | 캐쉬 데이터 고속전송 장치 | |
| JP3145765B2 (ja) | 情報処理装置 | |
| JPH02230356A (ja) | 情報処理装置のバス拡張装置 | |
| KR0176075B1 (ko) | 주변소자연결 버스 응답 장치 | |
| JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
| KR920008447B1 (ko) | 메모리 액세스 제어 시스템 및 방법 | |
| JPH0290352A (ja) | バスマスタ異常処理機能の試験装置 | |
| JPH02307123A (ja) | 計算機 | |
| JPH04252338A (ja) | 先取り制御方式 | |
| JPH02121053A (ja) | テスト・アンド・セット方式 | |
| JPH0895855A (ja) | 演算処理システムに用いられるプリフェッチバッファ装置 | |
| JPH03116345A (ja) | データ処理装置 | |
| JPS6115235A (ja) | 中央処理装置 | |
| JPH0512121A (ja) | データ処理装置 | |
| JPH07105086A (ja) | バススヌープ制御装置 |