JPH04252338A - 先取り制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，先取り制御方式に関し
，特に，パリティエラー状態を利用して先取りの有効／
無効の判定を簡単化した先取り制御方式に関する。

【０００２】近年，演算処理装置の高速化及び小型化の
要求が強くなっている。しかし，高速化のためにはハー
ドウェア量が増大するのが一般的であり，これらは相反
する要求である。即ち，高速化のためにデータ等を先取
り（プリフェッチ）する方式が用いられるが，この際，
先取りしたデータが有効であるか無効であるかの判断が
必要となるため，このためのハードウェアが別に必要と
なる。

【０００３】

【従来の技術】図２は従来技術説明図であり，主に従来
の（データ）先取り回路の構成を示している。図外の演
算回路は，先取り回路２を介して，メモリ１についてリ
ード／ライト（読出し／書込み）を行なう。演算回路は
，読出し時には，メモリアドレスを準備して，リード要
求を出す。また，書込み時には，メモリアドレス及びラ
イトデータを準備して，ライト要求を出す。先取り回路
２の先取り制御回路１３は，リード要求又はライト要求
に従って，先取り回路２についての先取り制御を行なう
。

【０００４】読出し時において，先取り制御回路１３は
，リード要求を受けると，先取り制御回路１３内の有効
フラグ保持回路１４を参照する。そして，有効フラグが
無効である場合，メモリアドレスレジスタ３にメモリア
ドレスをセットしてメモリ１に供給し，これによるメモ
リ１の出力をリードデータレジスタ４に保持してリード
データとして演算回路に供給する。有効フラグが有効で
ある場合，メモリアドレスと先取りアドレスレジスタ９
の内容とを比較する。そして，両者が一致する場合には
先取りデータレジスタ１０の内容をリードデータとして
演算回路へ供給し，一致しない場合には前述の無効の場
合と同様の処理を行なう。

【０００５】書込み時において，先取り制御回路１３は
，ライト要求を受けると，先取りアドレスレジスタ９の
内容とメモリアドレスとを比較する。そして，両者が一
致する場合，有効フラグ保持回路１４の有効フラグを無
効とする。

【０００６】リード要求及びライト要求がない場合，こ
の期間中に，先取り制御回路１３は，メモリアドレスレ
ジスタ３の内容を加算器７により「＋ｎ」してから先取
りアドレスレジスタ９にセットする。そして，更に，こ
の内容をメモリアドレスレジスタ３にセットしてメモリ
１に供給し，これによるメモリ１の出力をリードデータ
レジスタ４を介して先取りデータレジスタ１０にセット
すると共に，有効フラグ保持回路１４の有効フラグを有
効とする。

【０００７】

【発明が解決しようとする課題】前述の従来技術によれ
ば，有効フラグが有効であり，かつ，メモリアドレスと
先取りアドレスレジスタ９の内容が一致する場合，比較
回路６の出力により切替え回路１２から先取りデータレ
ジスタ１０の内容がリードデータとして出力される（有
効とされる）。従って，メモリ１のアクセスが不要とな
るので，この分，高速化が図られる。

【０００８】しかし，先取りデータレジスタ１０の内容
が有効か否かを判定するために，有効フラグ保持回路１
４を設ける必要がある。即ち，先取り制御回路１３が形
成した有効／無効指示信号を，次のリード要求があるま
で（フラグとして）保持する必要がある。このため，専
用のハードウェアとして有効フラグ保持回路１４が別途
必要となってしまう。この有効フラグ保持回路１４は，
例えばフリップフロップ回路で構成する必要があるので
，その素子数が多く，これによるハードウェア量の増加
が問題となる。

【０００９】本発明は，先取りの有効／無効の判定のた
めにハードウェア量を増加させることのない先取り制御
方式を提供することを目的とする。

【００１０】

【課題を解決するための手段】図１は，本発明の構成図
であり，本発明による先取り回路を示す。本発明の先取
り回路２は，先取りのために用いられる先取りアドレス
レジスタ９及び先取りデータレジスタ１０の内容につい
てパリティエラーの検出を行なうことに着目して，この
ために設けられるパリティエラー検出回路８及び１１と
，先取りアドレスレジスタ９及び先取りデータレジスタ
１０のパリティビットとを利用する。

【００１１】先取り制御を行なう先取り制御回路１３は
，先取りしたデータ（先取りデータレジスタ１０の内容
）を無効とする場合，先取りアドレスレジスタ９及び先
取りデータレジスタ１０の少なくとも一方の内容を，強
制的にパリティエラー発生状態とする。パリティエラー
検出回路８及び１１は，各々，先取りアドレスレジスタ
９及び先取りデータレジスタ１０に対応して設けられ，
これらの内容がパリティエラー発生状態か否かを比較回
路６に通知する。比較回路６は，先取りアドレスレジス
タ９及び先取りデータレジスタ１０の少なくとも一方の
内容がパリティエラー発生状態である場合に，先取りデ
ータレジスタ１０の内容を無効とする。

【００１２】

【作用】先取り制御回路１３は，先取りデータの有効／
無効を指示する有効／無効指示信号を従前のとおりに形
成する。この信号は，所定の場合，例えば，メモリ１の
リセット直後の場合，又は，先取り直後に同一アドレス
に書込みが行なわれた場合等に，無効を指示するように
される。

【００１３】先取り制御回路１３は，自己の形成した有
効／無効指示信号を，図２の如く有効フラグ保持回路１
４に保持することなく，これを用いて直接先取りアドレ
スレジスタ９及び先取りデータレジスタ１０の少なくと
も一方の内容をパリティエラー発生状態とする。具体的
には，この信号（無効の信号）を用いて，先取りアドレ
スレジスタ９及び先取りデータレジスタ１０の少なくと
も一方のパリティビットをリセットする。これにより，
この信号は，次のリード要求があるまで，先取りアドレ
スレジスタ９及び／又は先取りデータレジスタ１０にお
いて，パリティエラーという特別の状態として保持され
る。次のリード要求において，比較回路６は，パリティ
エラー検出回路８及び／又は１１からの通知に基づいて
，先取りデータレジスタ１０の内容を無効とする。

【００１４】以上のように，本発明によれば，有効フラ
グ保持回路１４を不要にでき，一方，パリティエラー検
出回路８及び１１は従前より設けられていた回路である
ので，ハードウェア量の増加なしで先取りデータの有効
／無効を判定できる。

【００１５】

【実施例】図１において，図外の演算回路は，先取り回
路２を介して，メモリ１についてリード／ライト（読出
し／書込み）を行なう。演算回路は，読出し時には，メ
モリアドレスを準備して，リード要求を出す。また，書
込み時には，メモリアドレス及びライトデータを準備し
て，ライト要求を出す。先取り回路２の先取り制御回路
１３は，リード要求又はライト要求に従って，先取り回
路２についての先取り制御を行なう。このために，先取
り制御回路１３は，有効／無効指示信号を形成し，これ
を先取りアドレスレジスタ９及び先取りデータレジスタ
１０に送出する。

【００１６】先取り制御が行なわれるのは，メモリ１に
ついてのリード動作の際である。メモリ１は，メモリア
ドレスレジスタ３から供給されるアドレスについて，そ
の内容をリードデータレジスタ４に出力し（リード動作
），また，ライトデータレジスタ５の内容を書込む（ラ
イト動作）。

【００１７】今，メモリ１のあるアドレスについて，所
定のリード動作が行なわれたとする。このアドレスは，
メモリアドレスレジスタ３に保持されている。この後，
リード要求及びライト要求がない場合，この期間に，先
取り制御回路１３は，メモリアドレスレジスタ３の内容
を加算器７により「＋ｎ」してから先取りアドレスレジ
スタ９にセットする。ここで，ｎの値は，加算後のアド
レスが続けて選択される確率の高い値（例えば，１，４
，８等）とされる。更に，先取り制御回路１３は，比較
回路６を適当に制御することにより，先取りアドレスレ
ジスタ９の内容をメモリアドレスレジスタ３にセットし
てメモリ１に供給し，これによるメモリ１の出力をリー
ドデータレジスタ４を介して先取りデータレジスタ１０
にセットする（先取り動作）。

【００１８】この時点で，先取り制御回路１３は，先取
り動作を完了したので，有効／無効指示信号を有効とす
るように形成する。従って，先取りアドレスレジスタ９
及び先取りデータレジスタ１０において，そのパリティ
ビットはそのままの値，即ち，正しい値のままとされ，
パリティエラー発生状態とはならない。これにより，先
取り制御回路１３からこれらのレジスタに対して送出さ
れた有効／無効指示信号の有効信号は，これらのレジス
タにおいて，「パリティエラー発生状態でない」という
ことにより「有効」であるとして保持される。パリティ
エラー検出回路８及び１１の出力も，「有効」を示す結
果，即ち，エラーを検出しない状態となる。パリティエ
ラー検出回路８及び１１の出力は，図外の上位装置に送
られ，また，比較回路６に送られる。

【００１９】次に，演算回路から先取り回路２に対して
，メモリアドレスと共にリード要求が送られてきたとす
る。この供給されたメモリアドレスは，先取り動作にお
いて先取りアドレスレジスタ９にセットされた内容と同
一であるものとする。先取り制御回路１３は，リード要
求を受けると，リード動作を行なうために，先取り回路
２を制御する。比較回路６は，パリティエラー検出回路
８及び１１の出力が「有効」を示しているので，供給さ
れたメモリアドレスと先取りアドレスレジスタ９の内容
とを比較する。比較の結果両者は一致するので，比較回
路６からの出力（有効かつ一致を示す出力）により，切
替え回路１２は，先取りデータレジスタ１０の内容をリ
ードデータとして演算回路へ出力する（有効とする）。

【００２０】なお，パリティエラー検出回路８及び１１
は，リード動作における最も早いタイミングで，先取り
制御回路１３によって動作を開始させられるようにして
もよく，その出力を待って比較回路６が先取り制御回路
１３によって動作を開始させられるようにしてもよい。

【００２１】一方，前述の先取り動作の後，演算回路か
ら先取り回路２に対して，メモリアドレス及びライトデ
ータと共にライト要求が送られてきたとする。この供給
されたメモリアドレスは，先取り動作において先取りア
ドレスレジスタ９にセットされた内容と同一であるもの
とする。先取り制御回路１３は，ライト要求を受けると
，ライト動作を行なうために，先取り回路２を制御する
。即ち，比較回路６を制御してメモリアドレスをメモリ
アドレスレジスタ３にセットし，メモリ１に供給する。 また，ライトデータをライトデータレジスタ５にセット
し，メモリ１に供給する。メモリ１は，当該アドレスに
当該データを書込む。

【００２２】これとは別に，先取り制御回路１３は，ラ
イト要求を受けると，比較回路６にメモリアドレスと先
取りアドレスレジスタ９の内容とを比較させる。比較の
結果両者は一致するので，先取り制御回路１３は，有効
／無効指示信号を無効とするように形成する。従って，
先取りアドレスレジスタ９及び先取りデータレジスタ１
０において，そのパリティビットは強制的にリセットさ
れ，パリティエラー発生状態となる。これにより，有効
／無効指示信号の無効信号は，これらのレジスタにおい
て，「パリティエラー発生状態である」ということによ
り「無効」を指示するものとして保持される。従って，
パリティエラー検出回路８及び１１の出力も，エラー検
出の状態，即ち，「無効」を示す結果となる。

【００２３】このライト動作に続き，再び同一のアドレ
スについてのリード要求があるとする。この場合，前述
と同様のリード動作が行なわれるが，パリティエラー検
出回路８及び１１の出力は「無効」を示している。従っ
て，比較回路６は，供給されたメモリアドレスをメモリ
アドレスレジスタ３にセットしてメモリ１に供給する。 メモリ１がこのアドレスのデータを出力すると，これを
リードデータレジスタ４に保持する。比較回路６からの
出力（無効又は不一致を示す出力）により，切替え回路
１２は，リードデータレジスタ４の内容をリードデータ
として出力する（先取りデータレジスタ１０の内容を無
効とする）。

【００２４】なお，このライト要求におけるメモリアド
レスが先取りアドレスレジスタ９の内容と一致しない場
合は，言うまでもなく，有効／無効指示信号は有効のま
まである。

【００２５】また，供給されたメモリアドレスと先取り
アドレスレジスタ９の内容とが不一致である場合は，前
述の「無効」の場合と同様の処理が行なわれる。

【００２６】前述したように，有効／無効指示信号は，
先取りアドレスレジスタ９及び先取りデータレジスタ１
０の少なくとも一方に供給すればよい。この場合，比較
回路６に対しても，レジスタの一方に対応する１つのパ
リティエラー検出回路８又は１１からの出力のみが供給
される。このようにすることにより，配線数を減らすこ
とができる。

【００２７】

【発明の効果】以上説明したように，本発明によれば，
先取り制御において，先取りアドレスレジスタ及び先取
りデータレジスタにおけるパリティエラー検出を利用す
ることにより，先取りデータを無効とすべき場合に強制
的にパリティエラー発生状態として無効であることを表
すことができるので，先取り制御の高速性を損なうこと
なく有効フラグ保持回路を省略し，ハードウェア量の増
加を避けることができる。

【図面の簡単な説明】

【図１】本発明の構成図である。

【図２】従来技術説明図である。

【符号の説明】

１　　メモリ ２　　先取り回路 ３　　メモリアドレスレジスタ ４　　リードデータレジスタ ５　　ライトデータレジスタ ６　　比較回路 ７　　加算器 ８　　パリティエラー検出回路 ９　　先取りアドレスレジスタ １０　　先取りデータレジスタ １１　　パリティエラー検出回路 １２　　切替え回路 １３　　先取り制御回路 １４　　有効フラグ保持回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　先取りのために用いられる先取りアド
   レスレジスタ（９）及び先取りデータレジスタ（１０）
   と，これらに対応して設けられ，これらの内容について
   のパリティエラーを検出するパリティエラー検出回路（
   ８，１１）と，前記先取りアドレスレジスタ（９）の内
   容と供給されたメモリアドレスとを比較し，両者が一致
   し，かつ，前記先取りデータレジスタ（１０）の内容が
   有効である場合にこの内容をリードデータとして出力さ
   せる比較回路（６）と，先取り制御を行なう先取り制御
   回路（１３）とを備えた先取り回路（２）において，前
   記先取り制御回路（１３）が，前記先取りアドレスレジ
   スタ（９）及び先取りデータレジスタ（１０）の少なく
   とも一方の内容を，パリティエラー発生状態とする手段
   をもち，前記パリティエラー検出回路（８，１１）が，
   対応する前記先取りアドレスレジスタ（９）及び先取り
   データレジスタ（１０）の内容がパリティエラー発生状
   態か否かを，前記比較回路（６）に通知し，前記比較回
   路（６）が，前記先取りアドレスレジスタ（９）及び先
   取りデータレジスタ（１０）の少なくとも一方の内容が
   パリティエラー発生状態の場合に，前記先取りデータレ
   ジスタ（１０）の内容を無効とすることを特徴とする先
   取り制御方式。
2. 【請求項２】　　前記先取り制御回路（１３）が，自己
   の形成した有効／無効指示信号により，前記先取りアド
   レスレジスタ（９）及び先取りデータレジスタ（１０）
   の少なくとも一方のパリティビットをリセットすること
   によって，前記パリティエラー発生状態とすることを特
   徴とする請求項１記載の先取り制御方式。