JPH05145047A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05145047A JPH05145047A JP3305186A JP30518691A JPH05145047A JP H05145047 A JPH05145047 A JP H05145047A JP 3305186 A JP3305186 A JP 3305186A JP 30518691 A JP30518691 A JP 30518691A JP H05145047 A JPH05145047 A JP H05145047A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 この発明は、製造工程中においても、セルへ
の汚染物質の侵入経路を遮断できる構造を有し、高い信
頼性が得られる不揮発性半導体記憶装置を提供しようと
するものである。 【構成】 Ｐ型シリコン基板(10)と、基板(10)内に形成
されたワード線としてのＮ型拡散層(12)、セルトランジ
スタのソースとしてのＮ型拡散層(18)およびセルトラン
ジスタのドレインとしてのＮ型拡散層(28)と、拡散層(1
2)上から拡散層(18) 〜拡散層(28)相互間上にかけて形
成された浮遊ゲート(16)と、拡散層(28)に接続されるビ
ット線(32)と、から成るメモリセルとを具備する。この
ようなセルにおいて、浮遊ゲート(16)とビット線(32)と
を絶縁する層間絶縁膜(36)上にパッシベーション膜(40,
42)を形成するとともに、パッシべーション膜(40,42)
と浮遊ゲート(16)との間に汚染物質遮断層(50)を設けた
ことを特徴としている。
の汚染物質の侵入経路を遮断できる構造を有し、高い信
頼性が得られる不揮発性半導体記憶装置を提供しようと
するものである。 【構成】 Ｐ型シリコン基板(10)と、基板(10)内に形成
されたワード線としてのＮ型拡散層(12)、セルトランジ
スタのソースとしてのＮ型拡散層(18)およびセルトラン
ジスタのドレインとしてのＮ型拡散層(28)と、拡散層(1
2)上から拡散層(18) 〜拡散層(28)相互間上にかけて形
成された浮遊ゲート(16)と、拡散層(28)に接続されるビ
ット線(32)と、から成るメモリセルとを具備する。この
ようなセルにおいて、浮遊ゲート(16)とビット線(32)と
を絶縁する層間絶縁膜(36)上にパッシベーション膜(40,
42)を形成するとともに、パッシべーション膜(40,42)
と浮遊ゲート(16)との間に汚染物質遮断層(50)を設けた
ことを特徴としている。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に係わり、特にワード線を基板内に拡散層により形
成した所謂“１層ポリシリコン構造”のセルを具備した
電気的にデータを消去および書き込み可能な不揮発性半
導体記憶装置に関する。
装置に係わり、特にワード線を基板内に拡散層により形
成した所謂“１層ポリシリコン構造”のセルを具備した
電気的にデータを消去および書き込み可能な不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】図９は、従来の“１層ポリシリコン構
造”のセルを具備した電気的にデータを消去および書き
込み可能な不揮発性半導体記憶装置（以下ＥＥＰＲＯＭ
と称す）のパターン平面図である。図１０は、図９中の
１０−１０線に沿う断面図である。
造”のセルを具備した電気的にデータを消去および書き
込み可能な不揮発性半導体記憶装置（以下ＥＥＰＲＯＭ
と称す）のパターン平面図である。図１０は、図９中の
１０−１０線に沿う断面図である。
【０００３】図９および図１０に示すように、Ｐ型のシ
リコン基板１０内にはワード線ＷＬとしてのＮ型の拡散
層１２が形成されている。拡散層１２の上にはゲート酸
化膜１４が形成され、このゲート酸化膜１４の上には、
ポリシリコンで成る浮遊ゲート１６が形成されている。
この浮遊ゲート１６は、拡散層１２の上方からセルトラ
ンジスタのソースとなるＮ型の拡散層１８と、そのドレ
インとなるＮ型の拡散層２０との間のチャネル２２の上
方にかけて形成されている。拡散層１８はアルミニウム
合金でなる接地線２４に電気的に接続されており、接地
（ＧＮＤ）されている。情報は、浮遊ゲートの帯電状態
により記憶され、浮遊ゲートの電位の状態により、チャ
ネル２２に反転層が形成されるか否かで決定される。例
えばチャネル２２に反転層が形成された場合には、拡散
層１８と拡散層２０とが電気的に接続され、拡散層２０
の電位が接地レベルとなる。この時、選択ゲート（Ｓ
Ｇ）２６が“Ｈ”レベルとなると、拡散層２０とＮ型の
拡散層２８との間のチャネル３０に反転層が形成され、
拡散層２８も接地レベルとなる。この拡散層２８はアル
ミニウム合金でなるビット線（ＢＬ）３２に電気的に接
続されているので、結果、ビット線３２の電位が接地レ
ベルとなる。また、チャネル２２に反転層が形成されな
ければビット線３２の電位は変わらない。
リコン基板１０内にはワード線ＷＬとしてのＮ型の拡散
層１２が形成されている。拡散層１２の上にはゲート酸
化膜１４が形成され、このゲート酸化膜１４の上には、
ポリシリコンで成る浮遊ゲート１６が形成されている。
この浮遊ゲート１６は、拡散層１２の上方からセルトラ
ンジスタのソースとなるＮ型の拡散層１８と、そのドレ
インとなるＮ型の拡散層２０との間のチャネル２２の上
方にかけて形成されている。拡散層１８はアルミニウム
合金でなる接地線２４に電気的に接続されており、接地
（ＧＮＤ）されている。情報は、浮遊ゲートの帯電状態
により記憶され、浮遊ゲートの電位の状態により、チャ
ネル２２に反転層が形成されるか否かで決定される。例
えばチャネル２２に反転層が形成された場合には、拡散
層１８と拡散層２０とが電気的に接続され、拡散層２０
の電位が接地レベルとなる。この時、選択ゲート（Ｓ
Ｇ）２６が“Ｈ”レベルとなると、拡散層２０とＮ型の
拡散層２８との間のチャネル３０に反転層が形成され、
拡散層２８も接地レベルとなる。この拡散層２８はアル
ミニウム合金でなるビット線（ＢＬ）３２に電気的に接
続されているので、結果、ビット線３２の電位が接地レ
ベルとなる。また、チャネル２２に反転層が形成されな
ければビット線３２の電位は変わらない。
【０００４】なお、参照符号３４は、ワード線としての
拡散層１２とセルトランジスタ領域とを分離するフィー
ルド酸化膜であり、参照符号３６は、浮遊ゲート１６お
よび選択ゲート２６等のポリシリコン層と、接地線２４
およびビット線３２等のアルミニウム合金層とを互いに
絶縁する層間絶縁膜である。また、参照符号３８は、拡
散層２０から浮遊ゲート１６へ電子を注入するためのト
ンネル酸化膜である。接地線２４およびビット線３２の
上には、最終のパッシベーション膜としてＰＳＧ膜４
０、シリコン窒化膜４２が順次形成されている。
拡散層１２とセルトランジスタ領域とを分離するフィー
ルド酸化膜であり、参照符号３６は、浮遊ゲート１６お
よび選択ゲート２６等のポリシリコン層と、接地線２４
およびビット線３２等のアルミニウム合金層とを互いに
絶縁する層間絶縁膜である。また、参照符号３８は、拡
散層２０から浮遊ゲート１６へ電子を注入するためのト
ンネル酸化膜である。接地線２４およびビット線３２の
上には、最終のパッシベーション膜としてＰＳＧ膜４
０、シリコン窒化膜４２が順次形成されている。
【０００５】上記構成の１層ポリシリコン構造のＥＥＰ
ＲＯＭであると、シリコン窒化膜４２の形成後において
は、この窒化膜４２によって外部からの可動イオンや水
分等の汚染物質のセルへの侵入経路を遮断できる。
ＲＯＭであると、シリコン窒化膜４２の形成後において
は、この窒化膜４２によって外部からの可動イオンや水
分等の汚染物質のセルへの侵入経路を遮断できる。
【０００６】しかしながら、窒化膜４２を形成前におい
ては、セルへの汚染物質の侵入経路が完全に遮断されて
いない。このため、その製造工程中、セルに汚染物質、
水分等が侵入し、セルの信頼性を劣化させるという問題
がある。
ては、セルへの汚染物質の侵入経路が完全に遮断されて
いない。このため、その製造工程中、セルに汚染物質、
水分等が侵入し、セルの信頼性を劣化させるという問題
がある。
【０００７】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みてなされたもので、その目的は、製造工程中
においても、セルへの汚染物質の侵入経路を遮断できる
構造を有し、高い信頼性が得られる不揮発性半導体記憶
装置を提供することにある。
な点に鑑みてなされたもので、その目的は、製造工程中
においても、セルへの汚染物質の侵入経路を遮断できる
構造を有し、高い信頼性が得られる不揮発性半導体記憶
装置を提供することにある。
【０００８】
【課題を解決するための手段】この発明に係わる不揮発
性半導体記憶装置は、第１導電型の半導体基板と、この
基板内に形成されたワード線としての第２導電型の第１
の半導体層と、前記基板内に形成されたセルトランジス
タの電流通路の一端としての第２導電型の第２の半導体
層と、前記基板内に形成されたセルトランジスタの電流
通路の他端としての第２導電型の第３の半導体層と、前
記基板と絶縁されるとともに前記第１の半導体層上から
前記第２、第３の半導体層相互間上にかけて形成され、
前記第１の半導体層の電位を容量結合により、前記第
２、第３の半導体層相互間における前記基板に伝える浮
遊ゲートと、前記セルトランジスタの電流通路の他端と
しての第３の半導体層に電気的に接続されるビット線
と、から成るメモリセルと、前記浮遊ゲートと前記ビッ
ト線とを電気的に絶縁する層間絶縁膜と、
性半導体記憶装置は、第１導電型の半導体基板と、この
基板内に形成されたワード線としての第２導電型の第１
の半導体層と、前記基板内に形成されたセルトランジス
タの電流通路の一端としての第２導電型の第２の半導体
層と、前記基板内に形成されたセルトランジスタの電流
通路の他端としての第２導電型の第３の半導体層と、前
記基板と絶縁されるとともに前記第１の半導体層上から
前記第２、第３の半導体層相互間上にかけて形成され、
前記第１の半導体層の電位を容量結合により、前記第
２、第３の半導体層相互間における前記基板に伝える浮
遊ゲートと、前記セルトランジスタの電流通路の他端と
しての第３の半導体層に電気的に接続されるビット線
と、から成るメモリセルと、前記浮遊ゲートと前記ビッ
ト線とを電気的に絶縁する層間絶縁膜と、
【０００９】前記ビット線上を含み、前記層間絶縁膜上
に形成されたパッシベーション膜と、を具備する。そし
て、前記パッシべーション膜と前記浮遊ゲートとの間に
汚染物質遮断層を設けたことを特徴としている。
に形成されたパッシベーション膜と、を具備する。そし
て、前記パッシべーション膜と前記浮遊ゲートとの間に
汚染物質遮断層を設けたことを特徴としている。
【００１０】
【作用】上記のような不揮発性半導体記憶装置にあって
は、特にパッシべーション膜と浮遊ゲートとの間に汚染
物質遮断層を設けたことにより、パッシベーション膜に
よる汚染物質の遮断だけでなく、パッシベーション膜形
成前においても、セル、特に情報を蓄積する浮遊ゲート
への汚染物質の侵入経路を遮断できる。よって、その製
造工程中においても、汚染物質からセルを保護すること
ができ、セルに高い信頼性を得ることができる。
は、特にパッシべーション膜と浮遊ゲートとの間に汚染
物質遮断層を設けたことにより、パッシベーション膜に
よる汚染物質の遮断だけでなく、パッシベーション膜形
成前においても、セル、特に情報を蓄積する浮遊ゲート
への汚染物質の侵入経路を遮断できる。よって、その製
造工程中においても、汚染物質からセルを保護すること
ができ、セルに高い信頼性を得ることができる。
【００１１】また、セルを、パッシベーション膜と汚染
物質遮断層との二重構造により汚染物質から保護できる
ので、装置完成後においても装置の信頼性が劣化しにく
くなり、長期間に渡り高い信頼性を維持できる。
物質遮断層との二重構造により汚染物質から保護できる
ので、装置完成後においても装置の信頼性が劣化しにく
くなり、長期間に渡り高い信頼性を維持できる。
【００１２】このような汚染物質遮断層の具体的な例と
しては、浮遊ゲート上に窒化膜を形成して得る、層間絶
縁膜上に高抵抗なポリシリコン膜を形成して得る、ある
いは層をビット線の幅を浮遊ゲート上において拡げ、こ
の拡幅されたビット線で浮遊ゲート上を覆って得る等で
ある。これらの具体例いずれにおいても、セル、特に浮
遊ゲートへの汚染物質の侵入経路を遮断できる。
しては、浮遊ゲート上に窒化膜を形成して得る、層間絶
縁膜上に高抵抗なポリシリコン膜を形成して得る、ある
いは層をビット線の幅を浮遊ゲート上において拡げ、こ
の拡幅されたビット線で浮遊ゲート上を覆って得る等で
ある。これらの具体例いずれにおいても、セル、特に浮
遊ゲートへの汚染物質の侵入経路を遮断できる。
【００１３】
【実施例】以下、図面を参照して、この発明を実施例に
より説明する。実施例の説明に際し、全図に渡り共通の
部分には共通の参照符号を付し、重複する説明は避ける
ことにする
より説明する。実施例の説明に際し、全図に渡り共通の
部分には共通の参照符号を付し、重複する説明は避ける
ことにする
【００１４】図１は、この発明の第１の実施例に係わる
“１層ポリシリコン構造”のセルを具備したＥＥＰＲＯ
Ｍのパターン平面図である。図２は、図１中の２−２線
に沿う断面図である。
“１層ポリシリコン構造”のセルを具備したＥＥＰＲＯ
Ｍのパターン平面図である。図２は、図１中の２−２線
に沿う断面図である。
【００１５】図１および図２に示すように、Ｐ型のシリ
コン基板１０内にはワード線ＷＬとしてのＮ型の拡散層
１２が形成されている。拡散層１２の上にはゲート酸化
膜１４が形成され、このゲート酸化膜１４の上には、ポ
リシリコンで成る浮遊ゲート１６が形成されている。こ
の浮遊ゲート１６は、拡散層１２の上方からセルトラン
ジスタのソースとなるＮ型の拡散層１８と、そのドレイ
ンとなるＮ型の拡散層２０との間のチャネル２２の上方
にかけて形成されている。拡散層１８はアルミニウム合
金でなる接地線２４に電気的に接続されており、接地
（ＧＮＤ）されている。情報は、浮遊ゲートの帯電状態
により記憶され、浮遊ゲートの電位の状態により、チャ
ネル２２に反転層が形成されるか否かで決定される。例
えばチャネル２２に反転層が形成された場合には、拡散
層１８と拡散層２０とが電気的に接続され、拡散層２０
の電位が接地レベルとなる。この時、選択ゲート（Ｓ
Ｇ）２６が“Ｈ”レベルとなると、拡散層２０とＮ型の
拡散層２８との間のチャネル３０に反転層が形成され、
拡散層２８も接地レベルとなる。この拡散層２８はアル
ミニウム合金でなるビット線（ＢＬ）３２に電気的に接
続されているので、結果、ビット線３２の電位が接地レ
ベルとなる。また、チャネル２２に反転層が形成されな
ければビット線３２の電位は変わらない。
コン基板１０内にはワード線ＷＬとしてのＮ型の拡散層
１２が形成されている。拡散層１２の上にはゲート酸化
膜１４が形成され、このゲート酸化膜１４の上には、ポ
リシリコンで成る浮遊ゲート１６が形成されている。こ
の浮遊ゲート１６は、拡散層１２の上方からセルトラン
ジスタのソースとなるＮ型の拡散層１８と、そのドレイ
ンとなるＮ型の拡散層２０との間のチャネル２２の上方
にかけて形成されている。拡散層１８はアルミニウム合
金でなる接地線２４に電気的に接続されており、接地
（ＧＮＤ）されている。情報は、浮遊ゲートの帯電状態
により記憶され、浮遊ゲートの電位の状態により、チャ
ネル２２に反転層が形成されるか否かで決定される。例
えばチャネル２２に反転層が形成された場合には、拡散
層１８と拡散層２０とが電気的に接続され、拡散層２０
の電位が接地レベルとなる。この時、選択ゲート（Ｓ
Ｇ）２６が“Ｈ”レベルとなると、拡散層２０とＮ型の
拡散層２８との間のチャネル３０に反転層が形成され、
拡散層２８も接地レベルとなる。この拡散層２８はアル
ミニウム合金でなるビット線（ＢＬ）３２に電気的に接
続されているので、結果、ビット線３２の電位が接地レ
ベルとなる。また、チャネル２２に反転層が形成されな
ければビット線３２の電位は変わらない。
【００１６】なお、参照符号３４は、ワード線としての
拡散層１２とセルトランジスタ（素子）領域とを分離す
るフィールド酸化膜であり、参照符号３６は、浮遊ゲー
ト１６および選択ゲート２６等のポリシリコン層と、接
地線２４およびビット線３２等のアルミニウム合金層と
を互いに絶縁する層間絶縁膜である。また、参照符号３
８は、拡散層２０から浮遊ゲート１６へ電子を注入する
ためのトンネル酸化膜である。接地線２４およびビット
線３２の上には、パッシベーション膜としてＰＳＧ膜４
０、シリコン窒化膜４２が順次形成されている。
拡散層１２とセルトランジスタ（素子）領域とを分離す
るフィールド酸化膜であり、参照符号３６は、浮遊ゲー
ト１６および選択ゲート２６等のポリシリコン層と、接
地線２４およびビット線３２等のアルミニウム合金層と
を互いに絶縁する層間絶縁膜である。また、参照符号３
８は、拡散層２０から浮遊ゲート１６へ電子を注入する
ためのトンネル酸化膜である。接地線２４およびビット
線３２の上には、パッシベーション膜としてＰＳＧ膜４
０、シリコン窒化膜４２が順次形成されている。
【００１７】さらに、浮遊ゲート１６および選択ゲート
２６上には酸化膜４８が形成されている。これらの酸化
膜４８は、第１層ポリシリコン膜をパターニングして浮
遊ゲート１６および選択ゲート２６を得た後に行われる
後酸化工程で形成されるものである。酸化膜４８上には
シリコン窒化膜５０が形成されている。この窒化膜５０
は少なくとも浮遊ゲート１６上方を覆うように形成され
ている。
２６上には酸化膜４８が形成されている。これらの酸化
膜４８は、第１層ポリシリコン膜をパターニングして浮
遊ゲート１６および選択ゲート２６を得た後に行われる
後酸化工程で形成されるものである。酸化膜４８上には
シリコン窒化膜５０が形成されている。この窒化膜５０
は少なくとも浮遊ゲート１６上方を覆うように形成され
ている。
【００１８】上記構成のＥＥＰＲＯＭであると、少なく
とも浮遊ゲート１６の覆うように窒化膜５０が形成され
ているため、この窒化膜５０により、セルを可動イオン
や水分等の汚染物質から保護できる。この保護効果は、
最終のパッシベーション膜、すなわち、ＰＳＧ膜４０お
よび窒化膜４２を形成するまでの製造工程の間において
特に顕著に得られる。
とも浮遊ゲート１６の覆うように窒化膜５０が形成され
ているため、この窒化膜５０により、セルを可動イオン
や水分等の汚染物質から保護できる。この保護効果は、
最終のパッシベーション膜、すなわち、ＰＳＧ膜４０お
よび窒化膜４２を形成するまでの製造工程の間において
特に顕著に得られる。
【００１９】また、装置完成後においても、窒化膜５０
は汚染物質からセルをパッシベーション膜としての窒化
膜４２とともに保護する。よって、パッシベーション膜
として窒化膜４２のみを有する装置に比べて、汚染物質
からセルを保護する効果が高くなり、装置の信頼性を長
期間に及んで維持できるようになる。
は汚染物質からセルをパッシベーション膜としての窒化
膜４２とともに保護する。よって、パッシベーション膜
として窒化膜４２のみを有する装置に比べて、汚染物質
からセルを保護する効果が高くなり、装置の信頼性を長
期間に及んで維持できるようになる。
【００２０】図３は、この発明の第２の実施例に係わる
“１層ポリシリコン構造”のセルを具備したＥＥＰＲＯ
Ｍのパターン平面図である。図４は、図３中の４−４線
に沿う断面図である。
“１層ポリシリコン構造”のセルを具備したＥＥＰＲＯ
Ｍのパターン平面図である。図４は、図３中の４−４線
に沿う断面図である。
【００２１】特に図４に示されるように、ＰＳＧ膜、Ｂ
ＰＳＧ膜、あるいはＰＳＧとＢＰＳＧとの積層膜で構成
された層間絶縁膜３６の上に絶縁体とほぼ同程度の高い
抵抗値を持つポリシリコン膜５２を形成し、このポリシ
リコン膜５２によって少なくとも浮遊ゲート１６上を覆
うようにしても良い。上記ポリシリコン膜５２は、例え
ばポリシリコンをアンドープとすることにより得ること
ができる。
ＰＳＧ膜、あるいはＰＳＧとＢＰＳＧとの積層膜で構成
された層間絶縁膜３６の上に絶縁体とほぼ同程度の高い
抵抗値を持つポリシリコン膜５２を形成し、このポリシ
リコン膜５２によって少なくとも浮遊ゲート１６上を覆
うようにしても良い。上記ポリシリコン膜５２は、例え
ばポリシリコンをアンドープとすることにより得ること
ができる。
【００２２】また、このポリシリコン膜５２は、アルミ
ニウムとシリコンとの合金化反応を抑制するためにアル
ミニウム合金配線２４、３２、の下に敷かれるポリシリ
コンで成るバリアメタル層を利用して得ることもでき
る。この場合には、アルミニウム合金膜をパターニング
する際、エッチングをアルミニウム合金膜までとし、バ
リアメタル層を残せば良い。
ニウムとシリコンとの合金化反応を抑制するためにアル
ミニウム合金配線２４、３２、の下に敷かれるポリシリ
コンで成るバリアメタル層を利用して得ることもでき
る。この場合には、アルミニウム合金膜をパターニング
する際、エッチングをアルミニウム合金膜までとし、バ
リアメタル層を残せば良い。
【００２３】上記構成のＥＥＰＲＯＭであると、少なく
とも浮遊ゲート１６の上を覆うようにして層間絶縁膜３
６の上に形成されたポリシリコン膜５２が、汚染物質の
セルへの侵入経路を遮断する。よって、第１の実施例で
説明したＥＥＰＲＯＭと同様な効果を得ることができ
る。図５は、この発明の第３の実施例に係わる“１層ポ
リシリコン構造”のセルの断面図である。
とも浮遊ゲート１６の上を覆うようにして層間絶縁膜３
６の上に形成されたポリシリコン膜５２が、汚染物質の
セルへの侵入経路を遮断する。よって、第１の実施例で
説明したＥＥＰＲＯＭと同様な効果を得ることができ
る。図５は、この発明の第３の実施例に係わる“１層ポ
リシリコン構造”のセルの断面図である。
【００２４】図５に示すように、図２に示した構造のセ
ルと図４に示した構造のセルとをそれぞれ組み合わせ、
少なくとも浮遊ゲート１６の上方を窒化膜５０で覆うと
ともに、さらに層間絶縁膜３６の上に絶縁体とほぼ同程
度の抵抗値を持つポリシリコン膜５２を形成しても良
い。このような構成のＥＥＰＲＲＯＭであっても、第
１、第２の実施例で説明したＥＥＰＲＯＭと同様な効果
を得ることができる。
ルと図４に示した構造のセルとをそれぞれ組み合わせ、
少なくとも浮遊ゲート１６の上方を窒化膜５０で覆うと
ともに、さらに層間絶縁膜３６の上に絶縁体とほぼ同程
度の抵抗値を持つポリシリコン膜５２を形成しても良
い。このような構成のＥＥＰＲＲＯＭであっても、第
１、第２の実施例で説明したＥＥＰＲＯＭと同様な効果
を得ることができる。
【００２５】図６は、この発明の第４の実施例に係わる
“１層ポリシリコン構造”のセルを具備したＥＥＰＲＯ
Ｍのパターン平面図である。図７は、図６中の７−７線
に沿う断面図である。
“１層ポリシリコン構造”のセルを具備したＥＥＰＲＯ
Ｍのパターン平面図である。図７は、図６中の７−７線
に沿う断面図である。
【００２６】図６および図７に示すように、セルトラン
ジスタのソースとなるＮ型の拡散層１７を、行（ロウ）
方向に隣接するセルＣで共通とし、拡散層１７に例えば
メモリセルアレイ領域外で接地線２３を接続する。この
ような構成であると、セルアレイ領域内においては、ア
ルミニウム合金配線をビット線３２のみ形成するだけと
なり、ビット線３２を列（カラム）方向に直線状として
形成することが可能となる。この直線状のビット線３２
を利用して、セルＣの上方において、その幅を拡げ、セ
ルＣの上方、少なくとも浮遊ゲート１６の上方を覆うよ
うにしても良い。
ジスタのソースとなるＮ型の拡散層１７を、行（ロウ）
方向に隣接するセルＣで共通とし、拡散層１７に例えば
メモリセルアレイ領域外で接地線２３を接続する。この
ような構成であると、セルアレイ領域内においては、ア
ルミニウム合金配線をビット線３２のみ形成するだけと
なり、ビット線３２を列（カラム）方向に直線状として
形成することが可能となる。この直線状のビット線３２
を利用して、セルＣの上方において、その幅を拡げ、セ
ルＣの上方、少なくとも浮遊ゲート１６の上方を覆うよ
うにしても良い。
【００２７】上記構成のＥＥＰＲＯＭであると、セルＣ
の上方においてビット線３２の幅が拡げられ、この拡幅
された部分により、少なくとも浮遊ゲート１６の上方が
覆われる。このビット線３２の拡幅された部分が、汚染
物質のセルへの侵入経路を遮断する。よって、第１、第
２、第３の実施例で説明したＥＥＰＲＯＭと同様な効果
を得ることができる。図８は、この発明の第５の実施例
に係わる“１層ポリシリコン構造”のセルの断面図であ
る。
の上方においてビット線３２の幅が拡げられ、この拡幅
された部分により、少なくとも浮遊ゲート１６の上方が
覆われる。このビット線３２の拡幅された部分が、汚染
物質のセルへの侵入経路を遮断する。よって、第１、第
２、第３の実施例で説明したＥＥＰＲＯＭと同様な効果
を得ることができる。図８は、この発明の第５の実施例
に係わる“１層ポリシリコン構造”のセルの断面図であ
る。
【００２８】図８に示すように、図２に示した構造のセ
ルと図７に示した構造のセルとをそれぞれ組み合わせ、
少なくとも浮遊ゲート１６の上方を窒化膜５０で覆うと
ともに、セルＣの上方において、ビット線３２の幅を拡
げ、セルＣの上方、少なくとも浮遊ゲート１６の上方を
覆うようにしても良い。このような構成のＥＥＰＲＲＯ
Ｍであっても、第１〜第４の実施例で説明したＥＥＰＲ
ＯＭと同様な効果を得ることができる。
ルと図７に示した構造のセルとをそれぞれ組み合わせ、
少なくとも浮遊ゲート１６の上方を窒化膜５０で覆うと
ともに、セルＣの上方において、ビット線３２の幅を拡
げ、セルＣの上方、少なくとも浮遊ゲート１６の上方を
覆うようにしても良い。このような構成のＥＥＰＲＲＯ
Ｍであっても、第１〜第４の実施例で説明したＥＥＰＲ
ＯＭと同様な効果を得ることができる。
【００２９】以上、この発明を第１〜第５の実施例によ
りそれぞれ説明したが、この発明は、その主旨を逸脱し
ない範囲で種々変形することが可能である。例えば実施
例の組み合わせについては、第１の実施例と第２の実施
例、および第１の実施例と第４実施例の組み合わせにつ
いてのみ説明したが、これら以外の組み合わせによって
この発明を実施できることはもちろんである。また、上
記実施例では、選択ゲート２６を設け、セルトランジス
タの情報を選択トランジスタを介してビット線に読み出
すようにしているが、選択ゲート２６を設ける必要は必
ずしもない。その他、種々の変形も可能である。
りそれぞれ説明したが、この発明は、その主旨を逸脱し
ない範囲で種々変形することが可能である。例えば実施
例の組み合わせについては、第１の実施例と第２の実施
例、および第１の実施例と第４実施例の組み合わせにつ
いてのみ説明したが、これら以外の組み合わせによって
この発明を実施できることはもちろんである。また、上
記実施例では、選択ゲート２６を設け、セルトランジス
タの情報を選択トランジスタを介してビット線に読み出
すようにしているが、選択ゲート２６を設ける必要は必
ずしもない。その他、種々の変形も可能である。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、製造工程中においても、セルへの汚染物質の侵入経
路を遮断できる構造を有し、高い信頼性が得られる不揮
発性半導体記憶装置を提供できる。
ば、製造工程中においても、セルへの汚染物質の侵入経
路を遮断できる構造を有し、高い信頼性が得られる不揮
発性半導体記憶装置を提供できる。
【図１】図１はこの発明の第１の実施例に係わる不揮発
性半導体記憶装置のパターン平面図である。
性半導体記憶装置のパターン平面図である。
【図２】図２は図１中の２−２線に沿う断面図である。
【図３】図３はこの発明の第２の実施例に係わる不揮発
性半導体記憶装置のパターン平面図である。
性半導体記憶装置のパターン平面図である。
【図４】図４は図３中の４−４線に沿う断面図である。
【図５】図５はこの発明の第３の実施例に係わる不揮発
性半導体記憶装置の断面図である。
性半導体記憶装置の断面図である。
【図６】図６はこの発明の第４の実施例に係わる不揮発
性半導体記憶装置のパターン平面図である。
性半導体記憶装置のパターン平面図である。
【図７】図７は図６中の７−７線に沿う断面図である。
【図８】図８はこの発明の第５の実施例に係わる不揮発
性半導体記憶装置の断面図である。
性半導体記憶装置の断面図である。
【図９】図９は従来の不揮発性半導体記憶装置のパター
ン平面図である。
ン平面図である。
【図１０】図１０は図１０中の１０−１０線に沿う断面
図である。
図である。
１０…Ｐ型シリコン基板、１２…Ｎ型拡散層（ワード
線）、１４…ゲート酸化膜、１６…浮遊ゲート、１７、
１８…Ｎ型拡散層（ソース）、２０…Ｎ型拡散層、２２
…チャネル、２３、２４…接地線、２６…選択ゲート、
２８…Ｎ型拡散層、３０…チャネル、３２…ビット線、
３４…フィールド酸化膜、４８…酸化膜、５０…シリコ
ン窒化膜、５２…ポリシリコン膜。
線）、１４…ゲート酸化膜、１６…浮遊ゲート、１７、
１８…Ｎ型拡散層（ソース）、２０…Ｎ型拡散層、２２
…チャネル、２３、２４…接地線、２６…選択ゲート、
２８…Ｎ型拡散層、３０…チャネル、３２…ビット線、
３４…フィールド酸化膜、４８…酸化膜、５０…シリコ
ン窒化膜、５２…ポリシリコン膜。
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、この基板内
に形成されたワード線としての第２導電型の第１の半導
体層と、前記基板内に形成されたセルトランジスタの電
流通路の一端としての第２導電型の第２の半導体層と、
前記基板内に形成されたセルトランジスタの電流通路の
他端としての第２導電型の第３の半導体層と、前記基板
と絶縁されるとともに前記第１の半導体層上から前記第
２、第３の半導体層相互間上にかけて形成され、前記第
１の半導体層の電位を容量結合により、前記第２、第３
の半導体層相互間における前記基板に伝える浮遊ゲート
と、前記セルトランジスタの電流通路の他端としての第
３の半導体層に電気的に接続されるビット線と、から成
るメモリセルと、 前記浮遊ゲートと前記ビット線とを電気的に絶縁する層
間絶縁膜と、 前記ビット線上を含み、前記層間絶縁膜上に形成された
パッシベーション膜と、 前記パッシべーション膜と前記浮遊ゲートとの間に設け
られた汚染物質遮断層と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記汚染物質遮断層は、前記浮遊ゲート
上に形成された窒化膜で成ることを特徴とする請求項１
に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記汚染物質遮断層は、前記層間絶縁膜
上に形成された高抵抗のシリコン膜で成ることを特徴と
する請求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記汚染物質遮断層は、前記ビット線の
幅を、少なくとも前記浮遊ゲート上において拡幅し、こ
の拡幅されたビット線により前記浮遊ゲートを覆うよう
にして構成したことを特徴とする請求項１に記載の不揮
発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30518691A JP3202280B2 (ja) | 1991-11-21 | 1991-11-21 | 不揮発性半導体記憶装置 |
| US08/357,766 US5545906A (en) | 1991-11-21 | 1994-12-16 | Non-volatile semiconductor memory device with contamination protection layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30518691A JP3202280B2 (ja) | 1991-11-21 | 1991-11-21 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145047A true JPH05145047A (ja) | 1993-06-11 |
| JP3202280B2 JP3202280B2 (ja) | 2001-08-27 |
Family
ID=17942092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30518691A Expired - Fee Related JP3202280B2 (ja) | 1991-11-21 | 1991-11-21 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5545906A (ja) |
| JP (1) | JP3202280B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072225A (en) * | 1997-01-30 | 2000-06-06 | Samsung Electronics Co., Ltd. | Microelectronic devices having interconnects with planarized spun-on glass regions |
| US6433384B1 (en) * | 1999-07-29 | 2002-08-13 | Fujitsu Limited | Semiconductor memory device having sources connected to source lines |
| JP2005142560A (ja) * | 2003-11-01 | 2005-06-02 | Samsung Electronics Co Ltd | Ｅｐｒｏｍ素子、半導体素子、及び半導体素子の製造方法 |
| JP2007335718A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| JP2011199124A (ja) * | 2010-03-23 | 2011-10-06 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808338A (en) * | 1994-11-11 | 1998-09-15 | Nkk Corporation | Nonvolatile semiconductor memory |
| JPH08213572A (ja) * | 1994-11-30 | 1996-08-20 | Nkk Corp | 不揮発性半導体装置およびその製造方法 |
| US5801076A (en) * | 1995-02-21 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of making non-volatile memory device having a floating gate with enhanced charge retention |
| US5858839A (en) * | 1996-11-20 | 1999-01-12 | Texas Instruments Incorporated | Method of making EPROM cell array using n-tank as common source |
| US5841162A (en) * | 1997-03-24 | 1998-11-24 | Nec Corporation | Non-volatile semiconductor memory with floating gate and control gate and fabrication process therefor |
| TW374246B (en) * | 1998-02-07 | 1999-11-11 | United Microelectronics Corp | Flash memory cell structure and method for manufacturing the same |
| US6034395A (en) * | 1998-06-05 | 2000-03-07 | Advanced Micro Devices, Inc. | Semiconductor device having a reduced height floating gate |
| US8368137B2 (en) * | 2007-06-26 | 2013-02-05 | Sandisk Technologies Inc. | Dual bit line metal layers for non-volatile memory |
| US8097504B2 (en) * | 2007-06-26 | 2012-01-17 | Sandisk Technologies Inc. | Method for forming dual bit line metal layers for non-volatile memory |
| US8551858B2 (en) * | 2010-02-03 | 2013-10-08 | Spansion Llc | Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204274A (ja) * | 1983-05-06 | 1984-11-19 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS60103676A (ja) * | 1983-11-11 | 1985-06-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタアレイの製造方法 |
| JPH061840B2 (ja) * | 1987-07-08 | 1994-01-05 | 日本電気株式会社 | 光遮へい型ｕｐｒｏｍ |
| JPH0265277A (ja) * | 1988-08-31 | 1990-03-05 | Nec Corp | 不揮発性半導体メモリ装置 |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
-
1991
- 1991-11-21 JP JP30518691A patent/JP3202280B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-16 US US08/357,766 patent/US5545906A/en not_active Expired - Lifetime
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| US6072225A (en) * | 1997-01-30 | 2000-06-06 | Samsung Electronics Co., Ltd. | Microelectronic devices having interconnects with planarized spun-on glass regions |
| US6346473B1 (en) | 1997-01-30 | 2002-02-12 | Samsung Electronics Co., Ltd. | Methods for fabricating microelectronic device interconnects with spun-on glass regions |
| US6433384B1 (en) * | 1999-07-29 | 2002-08-13 | Fujitsu Limited | Semiconductor memory device having sources connected to source lines |
| US6716703B2 (en) | 1999-07-29 | 2004-04-06 | Fujitsu Limited | Method of making semiconductor memory device having sources connected to source lines |
| JP2005142560A (ja) * | 2003-11-01 | 2005-06-02 | Samsung Electronics Co Ltd | Ｅｐｒｏｍ素子、半導体素子、及び半導体素子の製造方法 |
| JP2007335718A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| JP2011199124A (ja) * | 2010-03-23 | 2011-10-06 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5545906A (en) | 1996-08-13 |
| JP3202280B2 (ja) | 2001-08-27 |
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