JPH0514144A - デジタルノイズフイルター - Google Patents

Abstract

(57)【要約】 【目的】デジタルノイズフィルターに関し、入力パルス
信号の論理壱又は論理零のレベルのうち、予め設定され
た基準時間幅に達していないレベルをノイズとしてデジ
タル的に除去できることを目的とする。 【構成】信号変化検出回路１は入力パルス信号のレベル
の論理壱から論理零への変化、又は論理零から論理壱へ
の変化を検出し、計時回路２は入力パルス信号のレベル
の各変化時期を基準としてそのレベルが保持されている
時間を計時する。そして、フィルター回路３は入力パル
ス信号を入力し、計時回路２による各計時時間が基準時
間幅に達していないとき当該計時時間に対応するレベル
の信号をノイズとして除去し、各計時時間が基準時間幅
に達したとき当該計時時間に対応するレベルの信号を出
力信号として出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタルノイズフィルタ
ーに関する。近年のＬＳＩ（半導体集積回路装置）の大
規模化、高密度化に伴い、トランジスタ等においてスイ
ッチングノイズが発生し易く、伝送系の入力側において
入力信号に含まれるノイズを除去する必要がある。

【０００２】

【従来の技術】従来、図４に示すノイズフィルター５０
がある。このノイズフィルター５０は抵抗Ｒ１とコンデ
ンサＣ１とからなる積分回路５１と、シュミットトリガ
回路５２とで構成されている。そして、積分回路５１に
て入力パルス信号Ｄｉの波形をなまらせることにより入
力パルス信号Ｄｉに含まれるノイズを吸収し、シュミッ
トトリガ回路５２から鋭角化した出力信号Ｄｏを出力す
るようにしている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のノイズフィルター５０では、抵抗Ｒ１及びコンデン
サＣ１の時定数により出力信号Ｄｏに誤差が生じ易いと
いう問題点がある。又、コンデンサＣ１は半導体チップ
上に形成しようとすると面積が大きくなって集積度が低
下するため、外付けとなっており、システムが大型化し
てしまうという問題点がある。

【０００４】本発明は上記問題点を解決するためになさ
れたものであって、入力パルス信号の論理壱又は論理零
のレベルのうち、予め設定された基準時間幅に達してい
ないレベルをノイズとしてデジタル的に除去できること
を目的とする。

【０００５】

【課題を解決するための手段】図１は本発明の原理説明
図である。信号変化検出回路１は入力パルス信号のレベ
ルが論理壱から論理零への変化、又は論理零から論理壱
への変化を検出する。計時回路２は信号変化検出回路１
により検出された入力パルス信号のレベルの各変化時期
を基準としてそのレベルが保持されている時間を計時す
る。フィルター回路３は入力パルス信号を入力し、計時
回路２による各計時時間が予め設定された基準時間幅に
達していないとき当該計時時間に対応するレベルの信号
をノイズとして除去し、各計時時間が基準時間幅に達し
たとき当該計時時間に対応するレベルの信号を出力信号
として出力する。

【０００６】

【作用】従って、入力パルス信号の論理壱又は論理零の
レベルのうち、予め設定された基準時間幅に達していな
いレベルの信号がノイズとして確実に除去される。

【０００７】

【実施例】以下、本発明を具体化したデジタルノイズフ
ィルターの一実施例を図２，図３に従って説明する。

【０００８】図２に示すようにデジタルノイズフィルタ
ー１０は、信号変化検出回路２０と、計時回路３０と、
フィルター回路４０とで構成されている。信号変化検出
回路２０はＮＯＴ回路２１、ＡＮＤ回路２２，２３、及
びＮＯＲ回路２４からなる。ＡＮＤ回路２２はＮＯＴ回
路２１の出力信号Ｄｉバーとフィルター回路４０の出力
信号Ｄｏとを入力し、両信号Ｄｉバー，Ｄｏのレベルに
基づいて入力パルス信号Ｄｉの論理壱から論理零への変
化の有無を指示する検出信号ＳＧ１を出力する。従っ
て、両信号Ｄｉバー，Ｄｏのレベルが共に論理壱、即ち
入力パルス信号Ｄｉが論理零で出力信号Ｄｏが論理壱の
とき、検出信号ＳＧ１は論理壱となって入力パルス信号
Ｄｉの論理壱から論理零への変化が指示され、それ以外
の場合には検出信号ＳＧ１は論理零となる。

【０００９】ＡＮＤ回路２３は入力パルス信号Ｄｉとフ
ィルター回路４０の出力信号Ｄｏバーとを入力し、両信
号Ｄｉ，Ｄｏバーのレベルに基づいて入力パルス信号Ｄ
ｉの論理零から論理壱への変化の有無を指示する検出信
号ＳＧ２を出力する。従って、両信号Ｄｉ，Ｄｏバーの
レベルが共に論理壱のとき、検出信号ＳＧ２は論理壱と
なって入力パルス信号Ｄｉの論理零から論理壱への変化
が指示され、それ以外の場合には検出信号ＳＧ２は論理
零となる。

【００１０】そして、ＮＯＲ回路２４は両ＡＮＤ回路２
２，２３の検出信号ＳＧ１，ＳＧ２を入力し、両信号Ｓ
Ｇ１，ＳＧ２に基づいて入力パルス信号Ｄｉのレベルの
変化の有無を指示する変化検出信号ＳＧ３を出力する。
即ち、検出信号ＳＧ１，ＳＧ２のうちいずれか一方が論
理壱のときにのみ、変化検出信号ＳＧ３は論理零となっ
て入力パルス信号Ｄｉのレベルの変化が指示され、それ
以外の場合には変化検出信号ＳＧ３は論理壱となる。

【００１１】計時回路３０は分周器３１と、ＮＯＲ回路
３２と、ＮＡＮＤ回路３３とで構成されている。ＮＯＲ
回路３２は外部リセット信号ＲＳＴを入力するととも
に、前記ＮＯＲ回路２４からの変化検出信号ＳＧ３を入
力し、両信号ＲＳＴ，ＳＧ３のレベルに基づく制御信号
ＳＧ４を出力する。従って、外部リセット信号ＲＳＴが
論理零で、変化検出信号ＳＧ３のレベルが論理零、即
ち、入力パルス信号Ｄｉにレベルの変化があったときに
のみ、制御信号ＳＧ４は論理壱となり、両信号ＳＧ３，
ＲＳＴのうちいずれか一方のレベルが論理壱のとき制御
信号ＳＧ４は論理零となる。

【００１２】ＮＡＮＤ回路３３は図３に示すように外部
から入力されるクロック信号ＣＫを一方の入力とすると
ともに、前記ＮＯＲ回路３２の制御信号ＳＧ４を他方の
入力とする。そして、ＮＡＮＤ回路３３は制御信号ＳＧ
４のレベルが論理零のときにはクロック信号ＣＫを遮断
し、制御信号ＳＧ４のレベルが論理壱のときにはクロッ
ク信号ＣＫを反転して通過させる。

【００１３】分周器３１はデータフリップフロップ（以
下、フリップフロップを単にＦＦという）３１ａ，３１
ｂからなり、データＦＦ３１ａのクロック端子ＣＬＫは
ＮＡＮＤ回路３３の出力端子に接続され、データＦＦ３
１ｂのクロック端子ＣＬＫはデータＦＦ３１ａの反転出
力端子ＸＱに接続されている。データＦＦ３１ａのデー
タ端子Ｄはその反転出力端子ＸＱに接続され、データＦ
Ｆ３１ｂのデータ端子Ｄにはその反転出力端子ＸＱが接
続されている。又、両データＦＦ３１ａ，３１ｂのリセ
ット端子には前記制御信号ＳＧ４が入力されている。

【００１４】従って、分周器３１は前記ＮＯＲ回路３２
の制御信号ＳＧ４のレベルが論理壱、即ち外部リセット
信号ＲＳＴが論理零で入力パルス信号Ｄｉにレベルの変
化があったときにのみ動作可能となる。そして、分周器
３１はＮＡＮＤ回路３３の出力信号ＣＫバーの立ち上が
りエッジに同期して動作し、クロック信号ＣＫを２分の
１に分周した分周信号ＳＤをデータＦＦ３１ｂの出力端
子Ｑより出力する。この分周信号ＳＤは入力パルス信号
Ｄｉのレベル変化時期を基準としてその変化時期の直後
からクロック信号ＣＫの２つ目の立ち上がりエッジが入
力されると立ち上がる。

【００１５】又、各データＦＦ３１ａ，３１ｂは前記制
御信号ＳＧ４のレベルが論理零、即ち外部リセット信号
ＲＳＴが論理壱であるか、入力パルス信号Ｄｉのレベル
に変化がないか、又は入力パルス信号Ｄｉのレベルに変
化があっても変化後のレベルがその変化時期を基準とし
てその変化時期の直後からクロック信号ＣＫの２つ目の
立ち上がりエッジが入力されるまで保持されないときに
は、各データＦＦ３１ａ，３１ｂがリセットされてデー
タＦＦ３１ｂの分周信号ＳＤのレベルは論理零に固定さ
れる。

【００１６】フィルター回路４０はデータＦＦ４１、Ｎ
ＡＮＤ回路４２，４４及びＮＯＴ回路４３からなる。Ｎ
ＡＮＤ回路４２は外部リセット信号ＲＳＴと入力パルス
信号Ｄｉとを入力し、両信号ＲＳＴ，Ｄｉのレベルが共
に論理壱のとき、論理零のプリセット信号ＳＧ５を出力
する。又、ＮＡＮＤ回路４４は外部リセット信号ＲＳＴ
とＮＯＴ回路４３の出力信号Ｄｉバーとを入力し、両信
号ＲＳＴ，Ｄｉバーのレベルが共に論理壱、即ち、外部
リセット信号ＲＳＴが論理壱で入力パルス信号Ｄｉが論
理零のとき、論理零のリセット信号ＳＧ６を出力する。

【００１７】データＦＦ４１のデータ端子Ｄには前記入
力パルス信号Ｄｉが入力されるとともに、クロック端子
ＣＬＫには前記計時回路３０から分周信号ＳＤが入力さ
れ、更に前記プリセット信号ＳＧ１及びリセット信号Ｓ
Ｇ２が入力されるようになっている。

【００１８】データＦＦ４１はプリセット信号ＳＧ１又
はリセット信号ＳＧ２が入力されていない状態、即ち、
外部リセット信号ＲＳＴのレベルが論理零の状態におい
て動作可能となる。そして、データＦＦ４１は計時回路
３０より分周信号ＳＤの立ち上がりエッジが入力され
る、即ち、入力パルス信号Ｄｉのレベルの論理壱から論
理零への変化時期、又は論理零から論理壱への変化時期
の直後から計時回路３０によりクロック信号ＣＫの２つ
目の立ち上がりエッジがカウントされると、そのときデ
ータ端子Ｄに印加されている入力パルス信号Ｄｉのレベ
ルを出力端子Ｑより新たな出力信号Ｄｏとして出力す
る。

【００１９】又、データＦＦ４１は分周信号ＳＤの立ち
上がりエッジが入力されない、即ち、入力パルス信号Ｄ
ｉのレベルの論理壱から論理零への変化時期、又は論理
零から論理壱への変化時期を基準として計時回路３０に
よりクロック信号ＣＫの２つ目の立ち上がりエッジがカ
ウントされないと、入力パルス信号Ｄｉが変化する以前
のレベルの出力信号Ｄｏを出力し続け、そのときデータ
端子Ｄに印加されている入力パルス信号Ｄｉのレベルは
ノイズとして除去する。

【００２０】更に、データＦＦ４１はプリセット信号Ｓ
Ｇ５の入力時にはプリセットされてその出力端子Ｑより
論理壱の信号を出力し、リセット信号ＳＧ６の入力時に
はリセットされて出力端子Ｑより論理零の信号を出力す
る。即ち、外部リセット信号ＲＳＴが論理壱のときには
データＦＦ４１はそのときデータ端子Ｄに印加されてい
る入力パルス信号Ｄｉのレベルをそのまま出力信号Ｄｏ
として出力することとなる。

【００２１】従って、本実施例のデジタルノイズフィル
ター１０によれば、図３に示すように外部リセット信号
ＲＳＴのレベルが論理零の状態においては、入力パルス
信号Ｄｉにおけるポジティブパルス及びネガティブパル
スのうち、そのレベルがその変化時期を基準としてその
変化時期の直後からクロック信号ＣＫの２つ目の立ち上
がりエッジまでを含むパルスを出力信号Ｄｏとして出力
し、そのレベルがその変化時期を基準としてその変化時
期の直後からクロック信号ＣＫの１つ目の立ち上がりエ
ッジまでしか含まないパルスはノイズとして除去するこ
とができる。

【００２２】又、本実施例のデジタルノイズフィルター
１０によれば、図３に示すように外部リセット信号ＲＳ
Ｔのレベルが論理壱の状態においては、そのときの入力
パルス信号Ｄｉのレベルをそのまま出力信号Ｄｏとして
出力することができる。

【００２３】尚、本実施例では計時回路３０の分周器３
１をクロック信号ＣＫを２分の１に分周するものとした
が、これに限定されず、任意の分周比を持つ分周器や、
分周比を任意に変更できるプログラマブル分周器を用い
て実施してもよい。

【００２４】

【発明の効果】以上詳述したように本発明によれば、入
力パルス信号の論理壱又は論理零のレベルのうち、予め
設定された基準時間幅に達していないレベルをノイズと
してデジタル的に除去できる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のデジタルノイズフィルターを示す回
路図である。

【図３】一実施例の作用を示す各波形図である。

【図４】従来のノイズフィルターを示す回路図である。

【符号の説明】

１ 信号変化検出回路 ２ 計時回路 ３ フィルター回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 入力パルス信号のレベルの論理壱から論
   理零への変化、又は論理零から論理壱への変化を検出す
   る信号変化検出回路（１）と、 信号変化検出回路（１）により検出された入力パルス信
   号のレベルの各変化時期を基準としてそのレベルが保持
   されている時間を計時する計時回路（２）と、 前記入力パルス信号を入力し、前記計時回路（２）によ
   る各計時時間が予め設定された基準時間幅に達していな
   いとき当該計時時間に対応するレベルの信号をノイズと
   して除去し、各計時時間が前記基準時間幅に達したとき
   当該計時時間に対応するレベルの信号を出力信号として
   出力するフィルター回路（３）とを備えたことを特徴と
   するデジタルノイズフィルター。