JPH05327481A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05327481A JPH05327481A JP12583892A JP12583892A JPH05327481A JP H05327481 A JPH05327481 A JP H05327481A JP 12583892 A JP12583892 A JP 12583892A JP 12583892 A JP12583892 A JP 12583892A JP H05327481 A JPH05327481 A JP H05327481A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- flops
- system clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 システムクロックの高速化によりタイミング
のずれや、寄生容量のために発生する後半部の遅延をな
くし、安定なカウントをする。 【構成】 システムクロックをフリップフロップ１２の
クロック入力に接続し、フリップフロップ１３、１４及
び１６のクロック入力は前段フリップフロップのＱ出力
を接続する。またフリップフロップ１５のクロック入力
は前段のフリップフロップの反転出力ＮＱを接続してい
る。さらに、インバータ回路１７とＮＡＮＤ回路１８、
１９及びＮＯＲ回路２０で構成されたデコーダ出力によ
りフリップフロップにリセット信号を与える。フリップ
フロップ１５の出力が半サイクル早く変化することで後
半部での遅延を前半部のフリップフロップで吸収し、安
定にカウントする半導体装置を得ることが出来る。
のずれや、寄生容量のために発生する後半部の遅延をな
くし、安定なカウントをする。 【構成】 システムクロックをフリップフロップ１２の
クロック入力に接続し、フリップフロップ１３、１４及
び１６のクロック入力は前段フリップフロップのＱ出力
を接続する。またフリップフロップ１５のクロック入力
は前段のフリップフロップの反転出力ＮＱを接続してい
る。さらに、インバータ回路１７とＮＡＮＤ回路１８、
１９及びＮＯＲ回路２０で構成されたデコーダ出力によ
りフリップフロップにリセット信号を与える。フリップ
フロップ１５の出力が半サイクル早く変化することで後
半部での遅延を前半部のフリップフロップで吸収し、安
定にカウントする半導体装置を得ることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、フリップフロップを直
列に接続し任意の計数をカウントする半導体装置に関す
るものである。
列に接続し任意の計数をカウントする半導体装置に関す
るものである。
【０００２】
【従来の技術】近年、半導体集積回路は高集積化、高速
化され半導体集積回路内部の遅延が誤動作を起こす原因
となっている。
化され半導体集積回路内部の遅延が誤動作を起こす原因
となっている。
【０００３】以下に従来の半導体装置について説明す
る。図３は従来の半導体装置の一例として５段に直列接
続され、“１６”をカウントする回路構成を示すもので
ある。図３において、１は半導体集積回路のシステムク
ロックである。２〜６はクロックの立ち下がりエッヂに
よって出力が変化するフリップフロップであり、３〜６
のクロック入力は前段のフリップフロップのＱ２〜Ｑ５
出力を接続し、２のクロック入力には１のシステムクロ
ックを入力している。７は１のシステムクロックを反転
するインバータ回路である。８は６のフリップフロップ
のＱ出力と７のインバータ回路の出力を入力に持つＡＮ
Ｄ回路である。８のＡＮＤ回路の出力は２〜６のフリッ
プフロップのリセット端子に接続されている。
る。図３は従来の半導体装置の一例として５段に直列接
続され、“１６”をカウントする回路構成を示すもので
ある。図３において、１は半導体集積回路のシステムク
ロックである。２〜６はクロックの立ち下がりエッヂに
よって出力が変化するフリップフロップであり、３〜６
のクロック入力は前段のフリップフロップのＱ２〜Ｑ５
出力を接続し、２のクロック入力には１のシステムクロ
ックを入力している。７は１のシステムクロックを反転
するインバータ回路である。８は６のフリップフロップ
のＱ出力と７のインバータ回路の出力を入力に持つＡＮ
Ｄ回路である。８のＡＮＤ回路の出力は２〜６のフリッ
プフロップのリセット端子に接続されている。
【０００４】以上のように構成された半導体装置につい
て、以下その動作を説明する。図４はこの半導体装置の
タイミングを示した図である。
て、以下その動作を説明する。図４はこの半導体装置の
タイミングを示した図である。
【０００５】まず、初期状態として２〜６のフリップフ
ロップの出力Ｑ２〜Ｑ６は論理“０”とする。次に、シ
ステムクロック１がフリップフロップ２に入力されると
その立ち下がりエッヂで出力Ｑ２は反転しシステムクロ
ックを分周する。以下フリップフロップ３〜５は前段の
フリップフロップのＱ出力をクロックとしてその立ち下
がりエッヂで反転し分周する。次にシステムクロック１
が“１６”をカウントするとフリップフロップ６の出力
Ｑ６が論理“０”から論理“１”に変化する。Ｑ６の論
理が“１”でインバータ回路７の出力が論理“１”の
時、すなわちシステムクロック１が論理“０”の時のみ
ＡＮＤ回路８は論理“１”を出力しフリップフロップ２
〜６はリセットされる。次にフリップフロップがリセッ
トされるとフリップフロップ６の出力Ｑ６は論理“１”
から論理“０”に変化する。このＱ６出力の変化により
ＡＮＤ回路８も論理“１”から論理“０”に変化しフリ
ップフロップ２〜６のリセットを解除する。次にシステ
ムクロック１がフリップフロップ２に入力されると新た
にカウントを開始する。
ロップの出力Ｑ２〜Ｑ６は論理“０”とする。次に、シ
ステムクロック１がフリップフロップ２に入力されると
その立ち下がりエッヂで出力Ｑ２は反転しシステムクロ
ックを分周する。以下フリップフロップ３〜５は前段の
フリップフロップのＱ出力をクロックとしてその立ち下
がりエッヂで反転し分周する。次にシステムクロック１
が“１６”をカウントするとフリップフロップ６の出力
Ｑ６が論理“０”から論理“１”に変化する。Ｑ６の論
理が“１”でインバータ回路７の出力が論理“１”の
時、すなわちシステムクロック１が論理“０”の時のみ
ＡＮＤ回路８は論理“１”を出力しフリップフロップ２
〜６はリセットされる。次にフリップフロップがリセッ
トされるとフリップフロップ６の出力Ｑ６は論理“１”
から論理“０”に変化する。このＱ６出力の変化により
ＡＮＤ回路８も論理“１”から論理“０”に変化しフリ
ップフロップ２〜６のリセットを解除する。次にシステ
ムクロック１がフリップフロップ２に入力されると新た
にカウントを開始する。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、後半のフリップフロップになるに従い遅
延が生じシステムクロックの高速化によるタイミングの
ずれや、寄生容量による配線遅延のために図４の波線に
示す通りリセット信号が正しく発生されないという問題
点を有していた。
来の構成では、後半のフリップフロップになるに従い遅
延が生じシステムクロックの高速化によるタイミングの
ずれや、寄生容量による配線遅延のために図４の波線に
示す通りリセット信号が正しく発生されないという問題
点を有していた。
【０００７】本発明は上記従来の問題点を解決するもの
で後半のフリップフロップの遅延を考慮せずに計数をカ
ウントすることのできる半導体装置を提供することを目
的としている。
で後半のフリップフロップの遅延を考慮せずに計数をカ
ウントすることのできる半導体装置を提供することを目
的としている。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、Ｎ個のフリップフロップを直
列に配置し、このフリップフロップのクロック入力は前
段のフリップフロップのＱ出力を接続した構成のＮ段カ
ウンタと、Ｎ個のフリップフロップのＱ出力もしくはそ
の反転ＮＱ出力から構成されたデコーダを有し、このデ
コーダの出力を、Ｎ個のフリップフロップのリセット入
力に備え、任意の計数をカウントする半導体装置であ
る。
に本発明の半導体装置は、Ｎ個のフリップフロップを直
列に配置し、このフリップフロップのクロック入力は前
段のフリップフロップのＱ出力を接続した構成のＮ段カ
ウンタと、Ｎ個のフリップフロップのＱ出力もしくはそ
の反転ＮＱ出力から構成されたデコーダを有し、このデ
コーダの出力を、Ｎ個のフリップフロップのリセット入
力に備え、任意の計数をカウントする半導体装置であ
る。
【０００９】
【作用】この構成によって、システムクロックの高速化
によるタイミングのずれや、寄生容量のために発生する
後半部の遅延を、比較的遅延の少ない前半部のフリップ
フロップで吸収することにより、安定なカウンタを実現
することが出来る。
によるタイミングのずれや、寄生容量のために発生する
後半部の遅延を、比較的遅延の少ない前半部のフリップ
フロップで吸収することにより、安定なカウンタを実現
することが出来る。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の第一の実施例におけ
る“１６”をカウントする半導体装置の回路構成を示す
ものである。第１図において１１は半導体集積回路のシ
ステムクロックである。１２〜１６はクロックの立ち下
がりエッヂによって出力が変化するフリップフロップで
あり、１２のクロック入力はシステムクロック１１を接
続し、１３、１４及び、１６のクロック入力には前段の
フリップフロップのＱ１２、Ｑ１３出力及びＱ１５出力
を接続している。また、フリップフロップ１５のクロッ
ク入力には１４の反転出力ＮＱ１４を接続している。１
７は１１のシステムクロックを反転するインバータ回路
である。１８はフリップフロップ１５の反転出力ＮＱ１
５とフリップフロップ１６の出力Ｑ１６を入力に持つＮ
ＡＮＤ回路である。１９は、フリップフロップ１２〜１
４の反転出力ＮＱ１２〜ＮＱ１４を入力に持つＮＡＮＤ
回路である。２０はＮＡＮＤ回路１８、１９の出力及び
インバータ回路１７の出力を入力に持つＮＯＲ回路であ
る。１７、１８、１９及び２０によってデコーダを構成
している。このデコーダの出力はフリップフロップ１２
〜１６のリセット端子に接続されている。
しながら説明する。図１は本発明の第一の実施例におけ
る“１６”をカウントする半導体装置の回路構成を示す
ものである。第１図において１１は半導体集積回路のシ
ステムクロックである。１２〜１６はクロックの立ち下
がりエッヂによって出力が変化するフリップフロップで
あり、１２のクロック入力はシステムクロック１１を接
続し、１３、１４及び、１６のクロック入力には前段の
フリップフロップのＱ１２、Ｑ１３出力及びＱ１５出力
を接続している。また、フリップフロップ１５のクロッ
ク入力には１４の反転出力ＮＱ１４を接続している。１
７は１１のシステムクロックを反転するインバータ回路
である。１８はフリップフロップ１５の反転出力ＮＱ１
５とフリップフロップ１６の出力Ｑ１６を入力に持つＮ
ＡＮＤ回路である。１９は、フリップフロップ１２〜１
４の反転出力ＮＱ１２〜ＮＱ１４を入力に持つＮＡＮＤ
回路である。２０はＮＡＮＤ回路１８、１９の出力及び
インバータ回路１７の出力を入力に持つＮＯＲ回路であ
る。１７、１８、１９及び２０によってデコーダを構成
している。このデコーダの出力はフリップフロップ１２
〜１６のリセット端子に接続されている。
【００１１】以上のように構成された半導体装置につい
て、以下その動作を説明する。図２は上記実施例におけ
るタイミングを示したタイミング図である。まず、初期
状態はフリップフロップ１２〜１６の出力Ｑ１２〜Ｑ１
６は論理“０”とする。システムクロック１１がフリッ
プフロップ１２に入力されるとシステムクロックの立ち
下がりエッヂで出力Ｑ１２は反転しシステムクロック１
１を分周する。同様にフリップフロップ１３、１４もそ
れぞれの前段の出力Ｑ１２，Ｑ１３をクロック入力とし
ておりその立ち下がりエッヂで出力Ｑ１３、Ｑ１４を反
転分周する。次にフリップフロップ１５は、そのクロッ
ク入力として前段のフリップフロップ１４の反転出力Ｎ
Ｑ１４を入力としているため、Ｑ１４の立ち上がりエッ
ヂで出力Ｑ１５は反転分周する。次にフリップフロップ
１６はＱ１５の立ち下がりエッヂすなわちシステムクロ
ックが“１２”をカウントすると出力Ｑ１６は論理
“０”から論理“１”へ変化する。Ｑ１６が論理“１”
に変化するとＮＡＮＤ回路１８が論理“１”から論理
“０”に変化する。しかし、ＮＡＮＤ回路１９は論理
“１”であるのでデコーダの出力は論理“０”のままな
のでフリップフロップ１２〜１６はリセットされない。
その後システムクロックが”４”カウントするとフリッ
プフロップ１２〜１４の反転出力ＮＱ１２〜１４はすべ
て論理“１”になりＮＡＮＤ回路１９は論理“０”を出
力する。その結果によりデコーダは論理“１”を出力し
フリップフロップ１２〜１６を全てリセットする。この
リセットによりフリップフロップ１６出力はＱ１６は論
理“０”になりＮＡＮＤ回路１８は論理“１”を出力す
る。その結果デコーダは論理“０”を出力しフリップフ
ロップ１２〜１６のリセットを解除する。次に、システ
ムクロック１１が入力されると新たにカウントを開始す
る。
て、以下その動作を説明する。図２は上記実施例におけ
るタイミングを示したタイミング図である。まず、初期
状態はフリップフロップ１２〜１６の出力Ｑ１２〜Ｑ１
６は論理“０”とする。システムクロック１１がフリッ
プフロップ１２に入力されるとシステムクロックの立ち
下がりエッヂで出力Ｑ１２は反転しシステムクロック１
１を分周する。同様にフリップフロップ１３、１４もそ
れぞれの前段の出力Ｑ１２，Ｑ１３をクロック入力とし
ておりその立ち下がりエッヂで出力Ｑ１３、Ｑ１４を反
転分周する。次にフリップフロップ１５は、そのクロッ
ク入力として前段のフリップフロップ１４の反転出力Ｎ
Ｑ１４を入力としているため、Ｑ１４の立ち上がりエッ
ヂで出力Ｑ１５は反転分周する。次にフリップフロップ
１６はＱ１５の立ち下がりエッヂすなわちシステムクロ
ックが“１２”をカウントすると出力Ｑ１６は論理
“０”から論理“１”へ変化する。Ｑ１６が論理“１”
に変化するとＮＡＮＤ回路１８が論理“１”から論理
“０”に変化する。しかし、ＮＡＮＤ回路１９は論理
“１”であるのでデコーダの出力は論理“０”のままな
のでフリップフロップ１２〜１６はリセットされない。
その後システムクロックが”４”カウントするとフリッ
プフロップ１２〜１４の反転出力ＮＱ１２〜１４はすべ
て論理“１”になりＮＡＮＤ回路１９は論理“０”を出
力する。その結果によりデコーダは論理“１”を出力し
フリップフロップ１２〜１６を全てリセットする。この
リセットによりフリップフロップ１６出力はＱ１６は論
理“０”になりＮＡＮＤ回路１８は論理“１”を出力す
る。その結果デコーダは論理“０”を出力しフリップフ
ロップ１２〜１６のリセットを解除する。次に、システ
ムクロック１１が入力されると新たにカウントを開始す
る。
【００１２】本発明は、フリップフロップ５段であるこ
とにかかわらず、Ｎ段の構成で適用でき、カウントする
計数もデコーダにＱ出力またはＮＱ出力を計数によって
任意に設定できることはいうことはいうまでもない。
とにかかわらず、Ｎ段の構成で適用でき、カウントする
計数もデコーダにＱ出力またはＮＱ出力を計数によって
任意に設定できることはいうことはいうまでもない。
【００１３】
【発明の効果】以上のように本発明によれば、遅延の大
きい後半のフリップフロップの出力を半サイクル速く変
化させてデコードした信号と、比較的遅延の少ない前半
のフリップフロップでの変化をデコードした信号とから
フリップフロップのリセット信号を発生することによ
り、寄生容量による遅延を考慮する事なく安定に計数を
カウントすることが出来る。
きい後半のフリップフロップの出力を半サイクル速く変
化させてデコードした信号と、比較的遅延の少ない前半
のフリップフロップでの変化をデコードした信号とから
フリップフロップのリセット信号を発生することによ
り、寄生容量による遅延を考慮する事なく安定に計数を
カウントすることが出来る。
【図１】本発明の第１の実施例における半導体装置の構
成図
成図
【図２】第１の実施例における半導体装置のタイミング
図
図
【図３】従来の半導体装置の構成図
【図４】従来例における半導体装置のタイミング図
１ システムクロック ２〜６ フリップフロップ ７ インバータ ８ ＡＮＤ回路 １１ システムクロック １２〜１６ フリップフロップ １７ インバータ １８、１９ ＮＡＮＤ回路 ２０ ＮＯＲ回路
Claims (1)
- 【請求項１】Ｎ個のフリップフロップを直列に配置し、
このフリップフロップのクロック入力に前段のフリップ
フロップのＱ出力を接続した構成のＮ段カウンタと、前
記Ｎ個のフリップフロップのＱ出力もしくはその反転Ｎ
Ｑ出力から構成されたデコーダとを有し、前記デコーダ
の出力を上記Ｎ個のフリップフロップのリセット入力に
備え、任意の計数をカウントすることを特徴とした半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12583892A JPH05327481A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12583892A JPH05327481A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327481A true JPH05327481A (ja) | 1993-12-10 |
Family
ID=14920197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12583892A Pending JPH05327481A (ja) | 1992-05-19 | 1992-05-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327481A (ja) |
-
1992
- 1992-05-19 JP JP12583892A patent/JPH05327481A/ja active Pending
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