JPH0514124A - 半導体キヤパシタンス素子 - Google Patents
半導体キヤパシタンス素子Info
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- JPH0514124A JPH0514124A JP3158982A JP15898291A JPH0514124A JP H0514124 A JPH0514124 A JP H0514124A JP 3158982 A JP3158982 A JP 3158982A JP 15898291 A JP15898291 A JP 15898291A JP H0514124 A JPH0514124 A JP H0514124A
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- amplifier circuit
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- output
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Abstract
(57)【要約】
【構成】 入力信号を入力端子１６から高域通過型増幅
回路１２に与え、差動増幅回路１４によって高域通過型
増幅回路１２からの出力信号と入力信号との差分の信号
を出力する。この差分の信号を入力端子に帰還するか、
または出力端子から出力することによって、等価的に、
入力インピーダンスがキャパシタンス特性を示す。高域
通過型増幅回路１２と差動増幅回路１４とによって入力
信号を９０°移相する。その等価キャパシタンスは差動
増幅回路１４に供給するバイアス電流Ｉ0 によって変化
する。 【効果】 差動増幅回路に供給するバイアス電流を変化
することによって、ＩＣ内に比較的大容量の等価キャパ
シタンスが得られ、また、等価キャパシタンスを外部か
ら広範囲に調整することができる。
回路１２に与え、差動増幅回路１４によって高域通過型
増幅回路１２からの出力信号と入力信号との差分の信号
を出力する。この差分の信号を入力端子に帰還するか、
または出力端子から出力することによって、等価的に、
入力インピーダンスがキャパシタンス特性を示す。高域
通過型増幅回路１２と差動増幅回路１４とによって入力
信号を９０°移相する。その等価キャパシタンスは差動
増幅回路１４に供給するバイアス電流Ｉ0 によって変化
する。 【効果】 差動増幅回路に供給するバイアス電流を変化
することによって、ＩＣ内に比較的大容量の等価キャパ
シタンスが得られ、また、等価キャパシタンスを外部か
ら広範囲に調整することができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体キャパシタンス
素子に関し、特にたとえばＩＣ（集積回路）内において
入力端子と出力端子との間に比較的大きな等価容量を得
る、新規な半導体キャパシタンス素子に関する。
素子に関し、特にたとえばＩＣ（集積回路）内において
入力端子と出力端子との間に比較的大きな等価容量を得
る、新規な半導体キャパシタンス素子に関する。
【０００２】
【従来の技術】従来のＩＣにおいては、ＰＮ接合を利用
して等価結合容量を得ることが行われていた。
して等価結合容量を得ることが行われていた。
【０００３】
【発明が解決しようとする課題】上述の従来技術では、
そのＰＮ接合に印加される電圧によって容量を変化させ
ることができるが、通常その容量値は小さく、しかもそ
の可変範囲は２０％程度でしかなかった。それゆえに、
この発明の主たる目的は、ＩＣ内に比較的大きな容量を
形成することができかつその可変範囲が広い、半導体キ
ャパシタンス素子を提供することである。
そのＰＮ接合に印加される電圧によって容量を変化させ
ることができるが、通常その容量値は小さく、しかもそ
の可変範囲は２０％程度でしかなかった。それゆえに、
この発明の主たる目的は、ＩＣ内に比較的大きな容量を
形成することができかつその可変範囲が広い、半導体キ
ャパシタンス素子を提供することである。
【０００４】
【課題を解決するための手段】この発明は、入力信号を
９０°移相する高域通過型増幅回路、および高域通過型
増幅回路の出力信号と入力信号とを受け、その一方出力
が入力端子に接続されかつ他方出力が出力端子に接続さ
れた差動増幅回路を備える、半導体キャパシタンス素子
である。
９０°移相する高域通過型増幅回路、および高域通過型
増幅回路の出力信号と入力信号とを受け、その一方出力
が入力端子に接続されかつ他方出力が出力端子に接続さ
れた差動増幅回路を備える、半導体キャパシタンス素子
である。
【０００５】
【作用】差動増幅回路からの差分の信号を入力信号に帰
還することによって、あるいは出力することによって、
入力インピーダンスが等価的にキャパシタンス特性を示
す。そして、その等価キャパシタンスは差動増幅回路に
供給する電流によって変化する。
還することによって、あるいは出力することによって、
入力インピーダンスが等価的にキャパシタンス特性を示
す。そして、その等価キャパシタンスは差動増幅回路に
供給する電流によって変化する。
【０００６】
【発明の効果】この発明によれば、差動増幅回路に供給
する電流を変化することによって、ＰＮ接合を利用する
従来技術に比べてＩＣ内の等価キャパシタンスを広範囲
に調整することができるので、より大きい容量の半導体
キャパシタンス素子を得ることができる。
する電流を変化することによって、ＰＮ接合を利用する
従来技術に比べてＩＣ内の等価キャパシタンスを広範囲
に調整することができるので、より大きい容量の半導体
キャパシタンス素子を得ることができる。
【０００７】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照して、この実施例の半導体キャパ
シタンス素子１０は、高域通過型増幅回路１２および差
動増幅回路１４を含み、入力端子１６から入力信号ｅA
が与えられる。そして、入力信号ｅA がエミッタフォロ
ワを構成するトランジスタＱ１を通して、高域通過型増
幅回路１２の非反転入力端子であるトランジスタＱ２の
ベースに入力される。トランジスタＱ２はトランジスタ
Ｑ３とともに差動対１８を構成し、差動対１８の出力
が、トランジスタＱ３のコレクタからトランジスタＱ４
のエミッタに出力される。トランジスタＱ４のエミッタ
には、抵抗ＲとコンデンサＣの直列回路が接続される。
トランジスタＱ３のベースには、出力端子２０から出力
信号ｅB が、エミッタフォロワを構成するトランジスタ
Ｑ７およびコンデンサＣを経由して入力される。そし
て、差動対１８の出力すなわちトランジスタＱ４のエミ
ッタが差動増幅回路１４のトランジスタＱ６のベースに
接続され、トランジスタＱ６とともに差動対２２を構成
するトランジスタＱ７のベースがトランジスタＱ１の出
力に接続される。そして、トランジスタＱ６の出力がト
ランジスタＱ１のベースすなわち入力端子１６に接続さ
れ、トランジスタＱ７の出力が出力端子２０に接続され
る。なお、図１の半導体キャパシタンス素子１０におい
て、２４，２６，２８，３０，３２，３４，３６および
３８は定電流源（直列電流源）である。
シタンス素子１０は、高域通過型増幅回路１２および差
動増幅回路１４を含み、入力端子１６から入力信号ｅA
が与えられる。そして、入力信号ｅA がエミッタフォロ
ワを構成するトランジスタＱ１を通して、高域通過型増
幅回路１２の非反転入力端子であるトランジスタＱ２の
ベースに入力される。トランジスタＱ２はトランジスタ
Ｑ３とともに差動対１８を構成し、差動対１８の出力
が、トランジスタＱ３のコレクタからトランジスタＱ４
のエミッタに出力される。トランジスタＱ４のエミッタ
には、抵抗ＲとコンデンサＣの直列回路が接続される。
トランジスタＱ３のベースには、出力端子２０から出力
信号ｅB が、エミッタフォロワを構成するトランジスタ
Ｑ７およびコンデンサＣを経由して入力される。そし
て、差動対１８の出力すなわちトランジスタＱ４のエミ
ッタが差動増幅回路１４のトランジスタＱ６のベースに
接続され、トランジスタＱ６とともに差動対２２を構成
するトランジスタＱ７のベースがトランジスタＱ１の出
力に接続される。そして、トランジスタＱ６の出力がト
ランジスタＱ１のベースすなわち入力端子１６に接続さ
れ、トランジスタＱ７の出力が出力端子２０に接続され
る。なお、図１の半導体キャパシタンス素子１０におい
て、２４，２６，２８，３０，３２，３４，３６および
３８は定電流源（直列電流源）である。
【０００９】図１の半導体キャパシタンス素子１０にお
いて、トランジスタＱ４のエミッタに表れる高域通過型
増幅回路１２の出力信号ｅo は数１で与えられる。
いて、トランジスタＱ４のエミッタに表れる高域通過型
増幅回路１２の出力信号ｅo は数１で与えられる。
【００１０】
【数１】
【００１１】また、差動増幅回路１４の差動対２２の一
方入力にはその高域通過型増幅回路１２の出力信号ｅo
が与えられ、他方入力には入力信号ｅA が与えられる。
したがって、このとき入力端子１６から流れ込む電流ｉ
（＝出力端子２０から流れ出る電流ｉ）は、トランジス
タＱ６およびＱ７の微分抵抗をｒe とすると、数２で示
される。
方入力にはその高域通過型増幅回路１２の出力信号ｅo
が与えられ、他方入力には入力信号ｅA が与えられる。
したがって、このとき入力端子１６から流れ込む電流ｉ
（＝出力端子２０から流れ出る電流ｉ）は、トランジス
タＱ６およびＱ７の微分抵抗をｒe とすると、数２で示
される。
【００１２】
【数２】
【００１３】ここで、ｒe ＝２６ｍＶ／Ｉ0 ｍＡ〔Ω〕
である。また、数２を数１に代入して整理すると、数３
となる。
である。また、数２を数１に代入して整理すると、数３
となる。
【００１４】
【数３】
【００１５】また、ここでＣＲ／２ｒe ＝Ｃeqとする
と、数３は数４となる。
と、数３は数４となる。
【００１６】
【数４】
【００１７】したがって、入力端子１６と出力端子２０
との間にキャパシタンス特性が得られ、この半導体キャ
パシタンス素子１０における等価キャパシタンスＣeqは
数５で与えられる。
との間にキャパシタンス特性が得られ、この半導体キャ
パシタンス素子１０における等価キャパシタンスＣeqは
数５で与えられる。
【００１８】
【数５】
【００１９】このように、図１の半導体キャパシタンス
素子１０で得られる等価キャパシタンスＣeqは、コンデ
ンサＣ，抵抗Ｒおよびバイアス電流Ｉ0 によって決定さ
れる。したがって、バイアス電流Ｉ0 を変化できる可変
定電流源３６または３８を用いることによって、可変等
価キャパシタンス回路が得られる。なお、この実施例に
おいては、数５からわかるように、等価キャパシタンス
Ｃeqはバイアス電流Ｉ 0 に比例する。たとえば、Ｃ＝３
０ｐＦ，Ｒ＝１００ｋΩ，Ｉ0 ＝０．１ｍＡとすると、
等価キャパシタンスＣeqは、５８００ｐＦ相当になる。
素子１０で得られる等価キャパシタンスＣeqは、コンデ
ンサＣ，抵抗Ｒおよびバイアス電流Ｉ0 によって決定さ
れる。したがって、バイアス電流Ｉ0 を変化できる可変
定電流源３６または３８を用いることによって、可変等
価キャパシタンス回路が得られる。なお、この実施例に
おいては、数５からわかるように、等価キャパシタンス
Ｃeqはバイアス電流Ｉ 0 に比例する。たとえば、Ｃ＝３
０ｐＦ，Ｒ＝１００ｋΩ，Ｉ0 ＝０．１ｍＡとすると、
等価キャパシタンスＣeqは、５８００ｐＦ相当になる。
【００２０】図２に示す半導体キャパシタンス素子１０
は、図１に示す半導体キャパシタンス素子１０に、減衰
器４０，４２および４４を付加したものである。すなわ
ち、減衰器４０はトランジスタＱ８およびＱ９を含み、
トランジスタＱ８の入力が抵抗Ｒ1 を介してトランジス
タＱ１の出力に接続され、トランジスタＱ９の入力がバ
イアス電源４６に接続される。トランジスタＱ８および
Ｑ９のエミッタには、それぞれ微分抵抗ｒe1が形成され
る。そして、定電流源４８および５０が用いられ、定電
流源４８とトランジスタＱ８のコレクタとの間にはダイ
オード５２が介挿される。また、減衰器４２はトランジ
スタＱ１０およびＱ１１を含み、トランジスタＱ１０の
入力が抵抗Ｒ1 を介してトランジスタＱ４の出力に接続
され、トランジスタＱ１１の入力がトランジスタＱ１２
のエミッタ（後述）に接続される。トランジスタＱ１０
およびＱ１１のエミッタには、それぞれ微分抵抗ｒe1が
形成される。そして、定電流源５４および５６が用いら
れる。なお、トランジスタＱ７のベースは、トランジス
タＱ１２のエミッタに接続され、トランジスタＱ１２の
ベースは定電流源４８とトランジスタ５２との間に帰還
される。さらに、減衰器４４は、トランジスタＱ１４お
よびＱ１５を含み、トランジスタＱ１４の入力がバイア
ス電源４６に接続され、トランジスタＱ１５の入力が抵
抗Ｒ1 を介してトランジスタＱ５のエミッタに接続され
る。トランジスタＱ１４およびＱ１５のエミッタには、
それぞれ微分抵抗ｒe1が形成される。なお、５８，６０
および６２は定電流源である。
は、図１に示す半導体キャパシタンス素子１０に、減衰
器４０，４２および４４を付加したものである。すなわ
ち、減衰器４０はトランジスタＱ８およびＱ９を含み、
トランジスタＱ８の入力が抵抗Ｒ1 を介してトランジス
タＱ１の出力に接続され、トランジスタＱ９の入力がバ
イアス電源４６に接続される。トランジスタＱ８および
Ｑ９のエミッタには、それぞれ微分抵抗ｒe1が形成され
る。そして、定電流源４８および５０が用いられ、定電
流源４８とトランジスタＱ８のコレクタとの間にはダイ
オード５２が介挿される。また、減衰器４２はトランジ
スタＱ１０およびＱ１１を含み、トランジスタＱ１０の
入力が抵抗Ｒ1 を介してトランジスタＱ４の出力に接続
され、トランジスタＱ１１の入力がトランジスタＱ１２
のエミッタ（後述）に接続される。トランジスタＱ１０
およびＱ１１のエミッタには、それぞれ微分抵抗ｒe1が
形成される。そして、定電流源５４および５６が用いら
れる。なお、トランジスタＱ７のベースは、トランジス
タＱ１２のエミッタに接続され、トランジスタＱ１２の
ベースは定電流源４８とトランジスタ５２との間に帰還
される。さらに、減衰器４４は、トランジスタＱ１４お
よびＱ１５を含み、トランジスタＱ１４の入力がバイア
ス電源４６に接続され、トランジスタＱ１５の入力が抵
抗Ｒ1 を介してトランジスタＱ５のエミッタに接続され
る。トランジスタＱ１４およびＱ１５のエミッタには、
それぞれ微分抵抗ｒe1が形成される。なお、５８，６０
および６２は定電流源である。
【００２１】図２に示す半導体キャパシタンス素子１０
において、経過は省略するが、図１の実施例と同様に、
高域通過型増幅回路１２のトランジスタＱ４からの出力
信号ｅo は数６で与えられる。
において、経過は省略するが、図１の実施例と同様に、
高域通過型増幅回路１２のトランジスタＱ４からの出力
信号ｅo は数６で与えられる。
【００２２】
【数６】
【００２３】したがって、トランジスタＱ６およびＱ７
のベース間には、ｋ（ｅo −ｋｅA ）の信号が与えられ
ていることになるので、入力端子１６から流れ込む電流
ｉが数７で与えられ、等価キャパシタンスＣeqが数８で
与えられる。
のベース間には、ｋ（ｅo −ｋｅA ）の信号が与えられ
ていることになるので、入力端子１６から流れ込む電流
ｉが数７で与えられ、等価キャパシタンスＣeqが数８で
与えられる。
【００２４】
【数７】
【００２５】
【数８】
【００２６】このようにして、図２に示す半導体キャパ
シタンス素子１０においては、バイアス電流Ｉ0 または
Ｉ1 を制御することによって、等価キャパシタンスＣeq
を変化させることができ、等価キャパシタンスＣeqはバ
イアス電流Ｉ0 に比例して変化し、バイアス電流Ｉ1 の
２乗に反比例して変化する。
シタンス素子１０においては、バイアス電流Ｉ0 または
Ｉ1 を制御することによって、等価キャパシタンスＣeq
を変化させることができ、等価キャパシタンスＣeqはバ
イアス電流Ｉ0 に比例して変化し、バイアス電流Ｉ1 の
２乗に反比例して変化する。
【図１】この発明の一実施例を示す回路図である。
【図２】この発明の他の実施例を示す回路図である。
１０ …半導体キャパシタンス素子 １２ …高域通過型増幅回路 １４ …差動増幅回路 １６ …入力端子 １８，２２ …差動対 ２０ …出力端子 ２４〜３８，４８，５０，５４〜６２ …定電流源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【課題を解決するための手段】この発明は、入力信号が
与えられる高域通過型増幅回路、および高域通過型増幅
回路の出力信号と入力信号とを受け、その一方出力が入
力端子に接続されかつ他方出力が出力端子に接続された
差動増幅回路を備え、高域通過型増幅回路と差動増幅回
路とによって入力信号を９０°移相する、半導体キャパ
シタンス素子である。
与えられる高域通過型増幅回路、および高域通過型増幅
回路の出力信号と入力信号とを受け、その一方出力が入
力端子に接続されかつ他方出力が出力端子に接続された
差動増幅回路を備え、高域通過型増幅回路と差動増幅回
路とによって入力信号を９０°移相する、半導体キャパ
シタンス素子である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】図１を参照して、この実施例の半導体キャパ
シタンス素子１０は、高域通過型増幅回路１２および差
動増幅回路１４を含み、入力端子１６から入力信号ｅA
が与えられる。そして、入力信号ｅA がエミッタフォロ
ワを構成するトランジスタＱ１を通して、高域通過型増
幅回路１２の非反転入力端子であるトランジスタＱ２の
ベースに入力される。トランジスタＱ２はトランジスタ
Ｑ３とともに差動対１８を構成し、差動対１８の出力
が、トランジスタＱ３のコレクタからトランジスタＱ４
のエミッタに出力される。トランジスタＱ４のエミッタ
には、抵抗ＲとコンデンサＣの直列回路が接続される。
トランジスタＱ３のベースには、出力端子２０から出力
信号ｅB が、エミッタフォロワを構成するトランジスタ
Ｑ５およびコンデンサＣを経由して入力される。そし
て、差動対１８の出力すなわちトランジスタＱ４のエミ
ッタが差動増幅回路１４のトランジスタＱ６のベースに
接続され、トランジスタＱ６とともに差動対２２を構成
するトランジスタＱ７のベースがトランジスタＱ１の出
力に接続される。そして、トランジスタＱ６の出力がト
ランジスタＱ１のベースすなわち入力端子１６に接続さ
れ、トランジスタＱ７の出力が出力端子２０に接続され
る。なお、図１の半導体キャパシタンス素子１０におい
て、２４，２６，２８，３０，３２，３４，３６および
３８は定電流源（直列電流源）である。
シタンス素子１０は、高域通過型増幅回路１２および差
動増幅回路１４を含み、入力端子１６から入力信号ｅA
が与えられる。そして、入力信号ｅA がエミッタフォロ
ワを構成するトランジスタＱ１を通して、高域通過型増
幅回路１２の非反転入力端子であるトランジスタＱ２の
ベースに入力される。トランジスタＱ２はトランジスタ
Ｑ３とともに差動対１８を構成し、差動対１８の出力
が、トランジスタＱ３のコレクタからトランジスタＱ４
のエミッタに出力される。トランジスタＱ４のエミッタ
には、抵抗ＲとコンデンサＣの直列回路が接続される。
トランジスタＱ３のベースには、出力端子２０から出力
信号ｅB が、エミッタフォロワを構成するトランジスタ
Ｑ５およびコンデンサＣを経由して入力される。そし
て、差動対１８の出力すなわちトランジスタＱ４のエミ
ッタが差動増幅回路１４のトランジスタＱ６のベースに
接続され、トランジスタＱ６とともに差動対２２を構成
するトランジスタＱ７のベースがトランジスタＱ１の出
力に接続される。そして、トランジスタＱ６の出力がト
ランジスタＱ１のベースすなわち入力端子１６に接続さ
れ、トランジスタＱ７の出力が出力端子２０に接続され
る。なお、図１の半導体キャパシタンス素子１０におい
て、２４，２６，２８，３０，３２，３４，３６および
３８は定電流源（直列電流源）である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】図２に示す半導体キャパシタンス素子１０
は、図１に示す半導体キャパシタンス素子１０に、減衰
器４０，４２および４４を付加したものである。すなわ
ち、減衰器４０はトランジスタＱ８およびＱ９を含み、
トランジスタＱ８の入力が抵抗Ｒ1 を介してトランジス
タＱ１の出力に接続され、トランジスタＱ９の入力がバ
イアス電源４６に接続される。トランジスタＱ８および
Ｑ９のエミッタには、それぞれ微分抵抗ｒe1が形成され
る。そして、定電流源４８および５０が用いられ、定電
流源４８とトランジスタＱ８のコレクタとの間にはダイ
オード５２が介挿される。また、減衰器４２はトランジ
スタＱ１０およびＱ１１を含み、トランジスタＱ１０の
入力が抵抗Ｒ1 を介してトランジスタＱ４の出力に接続
され、トランジスタＱ１１の入力がトランジスタＱ１２
のエミッタ（後述）に接続される。トランジスタＱ１０
およびＱ１１のエミッタには、それぞれ微分抵抗ｒe1が
形成される。そして、定電流源５４および５６が用いら
れる。なお、トランジスタＱ７のベースは、トランジス
タＱ１２のエミッタに接続され、トランジスタＱ１２の
ベースは定電流源４８とダイオード５２との間に帰還さ
れる。さらに、減衰器４４は、トランジスタＱ１４およ
びＱ１５を含み、トランジスタＱ１４の入力がバイアス
電源４６に接続され、トランジスタＱ１５の入力が抵抗
Ｒ1 を介してトランジスタＱ５のエミッタに接続され
る。トランジスタＱ１４およびＱ１５のエミッタには、
それぞれ微分抵抗ｒe1が形成される。なお、５８，６０
および６２は定電流源である。
は、図１に示す半導体キャパシタンス素子１０に、減衰
器４０，４２および４４を付加したものである。すなわ
ち、減衰器４０はトランジスタＱ８およびＱ９を含み、
トランジスタＱ８の入力が抵抗Ｒ1 を介してトランジス
タＱ１の出力に接続され、トランジスタＱ９の入力がバ
イアス電源４６に接続される。トランジスタＱ８および
Ｑ９のエミッタには、それぞれ微分抵抗ｒe1が形成され
る。そして、定電流源４８および５０が用いられ、定電
流源４８とトランジスタＱ８のコレクタとの間にはダイ
オード５２が介挿される。また、減衰器４２はトランジ
スタＱ１０およびＱ１１を含み、トランジスタＱ１０の
入力が抵抗Ｒ1 を介してトランジスタＱ４の出力に接続
され、トランジスタＱ１１の入力がトランジスタＱ１２
のエミッタ（後述）に接続される。トランジスタＱ１０
およびＱ１１のエミッタには、それぞれ微分抵抗ｒe1が
形成される。そして、定電流源５４および５６が用いら
れる。なお、トランジスタＱ７のベースは、トランジス
タＱ１２のエミッタに接続され、トランジスタＱ１２の
ベースは定電流源４８とダイオード５２との間に帰還さ
れる。さらに、減衰器４４は、トランジスタＱ１４およ
びＱ１５を含み、トランジスタＱ１４の入力がバイアス
電源４６に接続され、トランジスタＱ１５の入力が抵抗
Ｒ1 を介してトランジスタＱ５のエミッタに接続され
る。トランジスタＱ１４およびＱ１５のエミッタには、
それぞれ微分抵抗ｒe1が形成される。なお、５８，６０
および６２は定電流源である。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (1)
- 【特許請求の範囲】 【請求項１】入力信号を９０°移相する高域通過型増幅
回路、および前記高域通過型増幅回路の出力信号と前記
入力信号とを受け、その一方出力が入力端子に接続され
かつ他方出力が出力端子に接続された差動増幅回路を備
える、半導体キャパシタンス素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158982A JP2877565B2 (ja) | 1991-06-28 | 1991-06-28 | 移相器 |
| DE69215281T DE69215281T2 (de) | 1991-06-28 | 1992-06-26 | Kapazitive Schaltung |
| EP92110802A EP0521404B1 (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
| CA002072436A CA2072436C (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
| US07/904,066 US5315399A (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158982A JP2877565B2 (ja) | 1991-06-28 | 1991-06-28 | 移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514124A true JPH0514124A (ja) | 1993-01-22 |
| JP2877565B2 JP2877565B2 (ja) | 1999-03-31 |
Family
ID=15683632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158982A Expired - Lifetime JP2877565B2 (ja) | 1991-06-28 | 1991-06-28 | 移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877565B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514123A (ja) * | 1991-06-28 | 1993-01-22 | Sanyo Electric Co Ltd | 半導体キヤパシタンス素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514123A (ja) * | 1991-06-28 | 1993-01-22 | Sanyo Electric Co Ltd | 半導体キヤパシタンス素子 |
-
1991
- 1991-06-28 JP JP3158982A patent/JP2877565B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514123A (ja) * | 1991-06-28 | 1993-01-22 | Sanyo Electric Co Ltd | 半導体キヤパシタンス素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514123A (ja) * | 1991-06-28 | 1993-01-22 | Sanyo Electric Co Ltd | 半導体キヤパシタンス素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2877565B2 (ja) | 1999-03-31 |
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