JPH0513489A - 半導体集積回路装置のパツケージ - Google Patents
半導体集積回路装置のパツケージInfo
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- JPH0513489A JPH0513489A JP19260091A JP19260091A JPH0513489A JP H0513489 A JPH0513489 A JP H0513489A JP 19260091 A JP19260091 A JP 19260091A JP 19260091 A JP19260091 A JP 19260091A JP H0513489 A JPH0513489 A JP H0513489A
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- JP
- Japan
- Prior art keywords
- circuit device
- package
- integrated circuit
- semiconductor integrated
- lead frame
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置において、より微細化さ
れたＩ／Ｏパッドとリードフレームの接続を可能とす
る。 【構成】 Ｉ／Ｏパッド４とリードフレーム３上にパン
プ等による端子９ａ，９ｂを設け、これらの端子間を絶
縁体板７上に形成された配線パターン８で接続するよう
にしたものである。なお絶縁体板７上に微細配線パター
ン８を描くことは現在の技術で十分適用可能である。 【効果】 より微細化されたＩ／Ｏパッド、リードフレ
ーム間を接続することが可能となり、多ピン化が容易に
図れる。
れたＩ／Ｏパッドとリードフレームの接続を可能とす
る。 【構成】 Ｉ／Ｏパッド４とリードフレーム３上にパン
プ等による端子９ａ，９ｂを設け、これらの端子間を絶
縁体板７上に形成された配線パターン８で接続するよう
にしたものである。なお絶縁体板７上に微細配線パター
ン８を描くことは現在の技術で十分適用可能である。 【効果】 より微細化されたＩ／Ｏパッド、リードフレ
ーム間を接続することが可能となり、多ピン化が容易に
図れる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
におけるパッケージに関するものである。
におけるパッケージに関するものである。
【０００２】
【従来の技術】図５は従来の樹脂モールド型のパッケー
ジを示す上面図、図６はその断面図である。図におい
て、１はＩＣチップ、２はダイパッド、３はリードフレ
ーム、４はＩＣチップ１上に形成された入出力パッド
（以下Ｉ／Ｏパッドという）、５はこのＩ／Ｏパッド４
とリードフレーム３とを接続するワイヤ、６はモールド
樹脂である。
ジを示す上面図、図６はその断面図である。図におい
て、１はＩＣチップ、２はダイパッド、３はリードフレ
ーム、４はＩＣチップ１上に形成された入出力パッド
（以下Ｉ／Ｏパッドという）、５はこのＩ／Ｏパッド４
とリードフレーム３とを接続するワイヤ、６はモールド
樹脂である。
【０００３】次に動作について説明する。ＩＣチップ１
上に形成されたＩ／Ｏパッド４とリードフレーム３との
間をワイヤ５で接続することで、ＩＣチップに外部から
電位を与えたり、或いはＩＣチップの電位を外部に取り
出すことが可能となる。
上に形成されたＩ／Ｏパッド４とリードフレーム３との
間をワイヤ５で接続することで、ＩＣチップに外部から
電位を与えたり、或いはＩＣチップの電位を外部に取り
出すことが可能となる。
【０００４】
【発明が解決しようとする課題】従来の樹脂モールド型
のパッケージは以上のように構成されているので、微細
ピッチで構成されたＩ／Ｏパッドにワイヤをボンディン
グすることができず、Ｉ／Ｏパッドのピッチを狭くする
ことが困難とされていた。つまり微細ピッチで構成され
たＩ／Ｏをワイヤボンディングすることができないた
め、ピン数を増やすことが非常に困難となっていた。
のパッケージは以上のように構成されているので、微細
ピッチで構成されたＩ／Ｏパッドにワイヤをボンディン
グすることができず、Ｉ／Ｏパッドのピッチを狭くする
ことが困難とされていた。つまり微細ピッチで構成され
たＩ／Ｏをワイヤボンディングすることができないた
め、ピン数を増やすことが非常に困難となっていた。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、微細化されたピッチのＩ／Ｏパ
ッドに対しても適用可能なパッケージを得ることを目的
とする。
ためになされたもので、微細化されたピッチのＩ／Ｏパ
ッドに対しても適用可能なパッケージを得ることを目的
とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置のパッケージは、パッドとリードフレーム間
を絶縁体上に形成されたパターンで接続するようにした
ものである。
積回路装置のパッケージは、パッドとリードフレーム間
を絶縁体上に形成されたパターンで接続するようにした
ものである。
【０００７】
【作用】この発明においては、絶縁体上に形成されたパ
ターンでパッドとリードフレーム間を接続するようにし
たので、現在の技術でも非常に微細かつ精度良く作るこ
とができる。
ターンでパッドとリードフレーム間を接続するようにし
たので、現在の技術でも非常に微細かつ精度良く作るこ
とができる。
【０００８】
実施例１．以下、この発明の一実施例を図について説明
する。図１および図２において、１〜４，６は上記従来
例のものと同様であり、７は絶縁体板、８はこの絶縁体
板７上に設けられた配線パターン、９ａ，９ｂはパター
ン８とＩ／Ｏパッド４及びリードフレーム３とを夫々接
続する端子である。
する。図１および図２において、１〜４，６は上記従来
例のものと同様であり、７は絶縁体板、８はこの絶縁体
板７上に設けられた配線パターン、９ａ，９ｂはパター
ン８とＩ／Ｏパッド４及びリードフレーム３とを夫々接
続する端子である。
【０００９】次に動作について説明する。まずＩＣチッ
プ１のＩ／Ｏパッド４上、およびリードフレーム３上に
端子を設ける。これは例えばバンプで構成すればよい。
一方、接続したいＩ／Ｏパッドとフレーム間を接続させ
るために、絶縁体板７上に上記２端子間を接続させるパ
ターン８を形成する。なおこの時絶縁体板はセラミック
などを用いればよく、又、絶縁体板上のパターンはワイ
ヤボンドと異なり微細パターンを得ることは非常に容易
である。上記方法で得られたパターンを使って所望する
Ｉ／Ｏとリードフレームを接続することで、従来同様に
チップ上の信号をチップ外部に伝えることが可能とな
る。
プ１のＩ／Ｏパッド４上、およびリードフレーム３上に
端子を設ける。これは例えばバンプで構成すればよい。
一方、接続したいＩ／Ｏパッドとフレーム間を接続させ
るために、絶縁体板７上に上記２端子間を接続させるパ
ターン８を形成する。なおこの時絶縁体板はセラミック
などを用いればよく、又、絶縁体板上のパターンはワイ
ヤボンドと異なり微細パターンを得ることは非常に容易
である。上記方法で得られたパターンを使って所望する
Ｉ／Ｏとリードフレームを接続することで、従来同様に
チップ上の信号をチップ外部に伝えることが可能とな
る。
【００１０】実施例２．なお上記実施例では、絶縁体板
をチップ上側のみに設けたものを示したが、図３の如
く、チップの下側にも追加してよく、この場合、上記実
施例と同様の効果を奏するとともに、さらにモールド樹
脂と絶縁体の熱膨張係数の違いから発生するＩＣチップ
の反りも少なくすることができる。
をチップ上側のみに設けたものを示したが、図３の如
く、チップの下側にも追加してよく、この場合、上記実
施例と同様の効果を奏するとともに、さらにモールド樹
脂と絶縁体の熱膨張係数の違いから発生するＩＣチップ
の反りも少なくすることができる。
【００１１】実施例３．また、図４に示す如く、絶縁体
板７中に電源電圧を供給する層を設け、電源供給用のリ
ードやパッドからスルーホール１０を経て接続してもよ
い。この場合、７ａ，７ｂの電源層、グランド層が設け
られることで、電源−グランド間に静電容量を持たせる
ことが可能となる上、電源、グランドピンのリードイン
ダクタンスが低減できる。
板７中に電源電圧を供給する層を設け、電源供給用のリ
ードやパッドからスルーホール１０を経て接続してもよ
い。この場合、７ａ，７ｂの電源層、グランド層が設け
られることで、電源−グランド間に静電容量を持たせる
ことが可能となる上、電源、グランドピンのリードイン
ダクタンスが低減できる。
【００１２】実施例４．また絶縁体板上部の外気にさら
されている部分に、フィンを付けて、放熱効率を向上さ
せることも容易である。
されている部分に、フィンを付けて、放熱効率を向上さ
せることも容易である。
【００１３】実施例５．上記実施例は樹脂モールドのパ
ッケージについて述べてきたが、中空パッケージに適用
しても上記と同様の効果を奏する。
ッケージについて述べてきたが、中空パッケージに適用
しても上記と同様の効果を奏する。
【００１４】
【発明の効果】以上のようにこの発明によれば、Ｉ／Ｏ
パッドとリードフレーム間の接続を絶縁体上に設けられ
たパターンで行うように構成したので、より微細化され
たピッチのパッドにも適用が可能となり、また、従来の
ように隣接するワイヤとの接触などがなくなるなどの効
果がある。
パッドとリードフレーム間の接続を絶縁体上に設けられ
たパターンで行うように構成したので、より微細化され
たピッチのパッドにも適用が可能となり、また、従来の
ように隣接するワイヤとの接触などがなくなるなどの効
果がある。
【図１】この発明の一実施例による半導体集積回路装置
のパッケージを示す上面図である。
のパッケージを示す上面図である。
【図２】この発明の一実施例による半導体集積回路装置
のパッケージを示す断面図である。
のパッケージを示す断面図である。
【図３】この発明の他の実施例による半導体集積回路装
置のパッケージを示す断面図である。
置のパッケージを示す断面図である。
【図４】この発明の他の実施例による半導体集積回路装
置のパッケージを示す断面図である。
置のパッケージを示す断面図である。
【図５】従来の半導体集積回路装置のパッケージを示す
上面図である。
上面図である。
【図６】従来の半導体集積回路装置のパッケージを示す
断面図である。
断面図である。
【符号の説明】
１ ＩＣチップ
２ ダイパッド
３ リードフレーム
４ Ｉ／Ｏパッド
７ 絶縁体板
８ 配線パターン
９ａ，９ｂ 端子
Claims (2)
- 【請求項１】 半導体基板回路装置において、ＩＣチッ
プ上の入出力パッドとリードフレーム間を絶縁体板上に
形成された配線パターンで接続したことを特徴とする半
導体集積回路装置のパッケージ。 - 【請求項２】 ＩＣチップの上下両側に絶縁体板を配置
したことを特徴とする請求項１記載の半導体集積回路装
置のパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19260091A JPH0513489A (ja) | 1991-07-05 | 1991-07-05 | 半導体集積回路装置のパツケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19260091A JPH0513489A (ja) | 1991-07-05 | 1991-07-05 | 半導体集積回路装置のパツケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513489A true JPH0513489A (ja) | 1993-01-22 |
Family
ID=16293964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19260091A Pending JPH0513489A (ja) | 1991-07-05 | 1991-07-05 | 半導体集積回路装置のパツケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513489A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08224354A (ja) * | 1995-02-20 | 1996-09-03 | Takeya Co Ltd | パチンコ島台 |
-
1991
- 1991-07-05 JP JP19260091A patent/JPH0513489A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08224354A (ja) * | 1995-02-20 | 1996-09-03 | Takeya Co Ltd | パチンコ島台 |
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