JPH0513451A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0513451A JPH0513451A JP15878791A JP15878791A JPH0513451A JP H0513451 A JPH0513451 A JP H0513451A JP 15878791 A JP15878791 A JP 15878791A JP 15878791 A JP15878791 A JP 15878791A JP H0513451 A JPH0513451 A JP H0513451A
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- Japan
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- film
- resist
- forming
- gate electrode
- opening
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ソース・ゲート間、ソース・ドレイン間の寄
生容量を小さくすることができる電界効果トランジスタ
の製造方法を提供しようとするものである。 【構成】 半導体基板１上にオ−ミック電極２を形成す
る工程と、全面にシリコン系チッ化膜３、ＰＳＧ膜４、
シリコン系チッ化膜５から成る３層膜６を形成する工程
と、ゲート電極形成予定部位に開孔を有するレジスト８
を形成する工程と、レジスト８をマスクとしてシリコン
系チッ化３、５に比してＰＳＧ膜４のエッチング量が大
きくなるエッチャントを用いたウエットエッチングによ
り３層膜６に開孔９を形成する工程と、全面にゲート電
極金属１１を形成する工程と、レジスト８及びレジスト
８上のゲート電極金属１１を除去する工程とを備えたこ
とを特徴とする電界効果トランジスタの製造方法。
生容量を小さくすることができる電界効果トランジスタ
の製造方法を提供しようとするものである。 【構成】 半導体基板１上にオ−ミック電極２を形成す
る工程と、全面にシリコン系チッ化膜３、ＰＳＧ膜４、
シリコン系チッ化膜５から成る３層膜６を形成する工程
と、ゲート電極形成予定部位に開孔を有するレジスト８
を形成する工程と、レジスト８をマスクとしてシリコン
系チッ化３、５に比してＰＳＧ膜４のエッチング量が大
きくなるエッチャントを用いたウエットエッチングによ
り３層膜６に開孔９を形成する工程と、全面にゲート電
極金属１１を形成する工程と、レジスト８及びレジスト
８上のゲート電極金属１１を除去する工程とを備えたこ
とを特徴とする電界効果トランジスタの製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】従来の電界効果トランジスタの製造方法
を図７−図１０に基づいて説明する。
を図７−図１０に基づいて説明する。
【０００３】まず、半導体基板２１上にオ−ミック電極
２２を形成する（図７）。続いて、全面にシリコン系チ
ッ化膜２３を形成し、さらに、ゲート電極形成予定部位
に開孔を有するレジスト２４を形成する。このレジスト
２４をマスクとしてシリコン系チッ化膜２３をエッチン
グして開孔２８を形成する（図８）。
２２を形成する（図７）。続いて、全面にシリコン系チ
ッ化膜２３を形成し、さらに、ゲート電極形成予定部位
に開孔を有するレジスト２４を形成する。このレジスト
２４をマスクとしてシリコン系チッ化膜２３をエッチン
グして開孔２８を形成する（図８）。
【０００４】さらに、シリコン系チッ化膜２３をマスク
として、半導体基板２１をエッチングしてリセス部２５
を形成し、全面にゲート電極金属２６を形成する（図
９）。
として、半導体基板２１をエッチングしてリセス部２５
を形成し、全面にゲート電極金属２６を形成する（図
９）。
【０００５】最後に、レジスト２４を除去することによ
り、レジスト２４上のゲート電極金属２６を除去して、
ゲート電極２７を形成する（図１０）。
り、レジスト２４上のゲート電極金属２６を除去して、
ゲート電極２７を形成する（図１０）。
【０００６】
【発明が解決しようとする課題】上述の従来技術では、
シリコン系チッ化膜２３の開孔２８と、レジスト２４の
開孔は略一致する。これは、シリコン系チッ化膜２３と
レジスト２４の密着度が高いことに起因すると考えられ
る。
シリコン系チッ化膜２３の開孔２８と、レジスト２４の
開孔は略一致する。これは、シリコン系チッ化膜２３と
レジスト２４の密着度が高いことに起因すると考えられ
る。
【０００７】開孔２８がレジスト２４の開孔と略一致す
るということは、その後の工程を経て形成されるゲート
電極２７とシリコン系チッ化膜２３の間隔が狭くなる。
間隔が狭くなると、ソース・ゲート間、ソース・ドレイ
ン間の寄生容量が大きくなる。
るということは、その後の工程を経て形成されるゲート
電極２７とシリコン系チッ化膜２３の間隔が狭くなる。
間隔が狭くなると、ソース・ゲート間、ソース・ドレイ
ン間の寄生容量が大きくなる。
【０００８】本発明は、上述の事情に鑑みて為されたも
のであり、ソース・ゲート間、ソース・ドレイン間の寄
生容量を小さくすることができる電界効果トランジスタ
の製造方法を提供しようとするものである。
のであり、ソース・ゲート間、ソース・ドレイン間の寄
生容量を小さくすることができる電界効果トランジスタ
の製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
にオ−ミック電極を形成する工程と、全面にシリコン系
チッ化膜、ＰＳＧ膜、シリコン系チッ化膜から成る３層
膜を形成する工程と、ゲート電極形成予定部位に開孔を
有するレジストを形成する工程と、前記レジストをマス
クとして前記シリコン系チッ化膜に比して前記ＰＳＧ膜
のエッチング量が大きくなるエッチャントを用いたウエ
ットエッチングにより前記３層膜に開孔を形成する工程
と、全面にゲート電極金属を形成する工程と、前記レジ
スト及び該レジスト上の前記ゲート電極金属を除去する
工程とを備えたことを特徴とする電界効果トランジスタ
の製造方法である。
にオ−ミック電極を形成する工程と、全面にシリコン系
チッ化膜、ＰＳＧ膜、シリコン系チッ化膜から成る３層
膜を形成する工程と、ゲート電極形成予定部位に開孔を
有するレジストを形成する工程と、前記レジストをマス
クとして前記シリコン系チッ化膜に比して前記ＰＳＧ膜
のエッチング量が大きくなるエッチャントを用いたウエ
ットエッチングにより前記３層膜に開孔を形成する工程
と、全面にゲート電極金属を形成する工程と、前記レジ
スト及び該レジスト上の前記ゲート電極金属を除去する
工程とを備えたことを特徴とする電界効果トランジスタ
の製造方法である。
【００１０】
【作用】シリコン系チッ化膜に比してＰＳＧ膜のエッチ
ング量が大きくなるエッチャントを用いたウエットエッ
チングを行っているので、シリコン系チッ化膜とＰＳＧ
膜のサイドエッチング量を比較すると、ＰＳＧ膜の方が
多い。従って、３層膜に開孔を形成した場合、ＰＳＧ膜
部分の開孔幅が大きくなる。すなわち、ＰＳＧ膜部分の
開孔とゲート電極の間隔が広くなる。
ング量が大きくなるエッチャントを用いたウエットエッ
チングを行っているので、シリコン系チッ化膜とＰＳＧ
膜のサイドエッチング量を比較すると、ＰＳＧ膜の方が
多い。従って、３層膜に開孔を形成した場合、ＰＳＧ膜
部分の開孔幅が大きくなる。すなわち、ＰＳＧ膜部分の
開孔とゲート電極の間隔が広くなる。
【００１１】
【実施例】本発明の一実施例を図１−図６に基づいて説
明する。
明する。
【００１２】ＧａＡｓ基板上にｎ-型バッファ層が２〜
３μｍ、ｎ型動作層（キャリア濃度３〜３．５×１０17
／ｃｍ3）が０．２〜０．２５μｍ、ｎ++型高伝導層
（キャリア濃度５×１０18／ｃｍ3）が０．９〜１．０
μｍ、順次気相成長法によりエピタキシャル成長されて
成る半導体基板１上にＡｕ＋Ｇｅ／Ｎｉ／Ａｕの３層構
造のオ−ミック電極２を形成する（図１）。
３μｍ、ｎ型動作層（キャリア濃度３〜３．５×１０17
／ｃｍ3）が０．２〜０．２５μｍ、ｎ++型高伝導層
（キャリア濃度５×１０18／ｃｍ3）が０．９〜１．０
μｍ、順次気相成長法によりエピタキシャル成長されて
成る半導体基板１上にＡｕ＋Ｇｅ／Ｎｉ／Ａｕの３層構
造のオ−ミック電極２を形成する（図１）。
【００１３】全面にＳｉＨ4、ＮＨ3、Ｎ2を用いたプラ
ズマＣＶＤ法によりシリコン系チッ化膜（ＳｉＮ膜）３
を１０００Å形成する。この時の形成（堆積）条件は、
反応温度３５０℃、背圧６６ｐａ、プラズマパワー２５
０Ｗとした。
ズマＣＶＤ法によりシリコン系チッ化膜（ＳｉＮ膜）３
を１０００Å形成する。この時の形成（堆積）条件は、
反応温度３５０℃、背圧６６ｐａ、プラズマパワー２５
０Ｗとした。
【００１４】全面にＳｉＨ4、ＰＨ3、Ｏ2を用いた常圧
ＣＶＤ法によりＰＳＧ膜４を１０００Å形成する。この
時の形成（堆積）条件は、反応温度４５０℃とした。
ＣＶＤ法によりＰＳＧ膜４を１０００Å形成する。この
時の形成（堆積）条件は、反応温度４５０℃とした。
【００１５】全面にＳｉＮ膜３の形成と同一の条件でＳ
ｉＮ膜５を１０００Å形成する（図２）。
ｉＮ膜５を１０００Å形成する（図２）。
【００１６】以上の工程により、ＳｉＮ膜３、ＰＳＧ膜
４、及び、ＳｉＮ膜５から成る３層膜６が完成する。
４、及び、ＳｉＮ膜５から成る３層膜６が完成する。
【００１７】次に、全面にポジ型のレジスト（ＰＭＭ
Ａ：ポリメチルメタクリ−ト）７を０．３μｍ形成し、
Ｎ2雰囲気中で１７０℃、２０分間のプリベ−クを行
う。そして、ゲート電極形成予定部位（０．６μｍ幅）
を遠紫外線で露光する。このときの露光条件は、２４ｍ
Ｗ／ｃｍ2、時間１８０秒とした。露光後、現像温度２
５℃で１５分間現像し、開孔７を形成する（図３）。
Ａ：ポリメチルメタクリ−ト）７を０．３μｍ形成し、
Ｎ2雰囲気中で１７０℃、２０分間のプリベ−クを行
う。そして、ゲート電極形成予定部位（０．６μｍ幅）
を遠紫外線で露光する。このときの露光条件は、２４ｍ
Ｗ／ｃｍ2、時間１８０秒とした。露光後、現像温度２
５℃で１５分間現像し、開孔７を形成する（図３）。
【００１８】レジスト８をマスクとして、開孔７から３
層膜６をバッファ沸酸を用いて、２０℃、２分間のウエ
ットエッチングを行い、開孔９を形成する（図４）。こ
の開孔９は、ＳｉＮ膜３、５とＰＳＧ膜４のウエットエ
ッチング時のサイドエッチング量の差により、ＰＳＧ膜
４部分の開孔幅が大きくなる。この工程で用いるエチャ
ントは、ＳｉＮ膜に比してＰＳＧ膜のエッチング量が大
ききなるものを選択する必要がある。
層膜６をバッファ沸酸を用いて、２０℃、２分間のウエ
ットエッチングを行い、開孔９を形成する（図４）。こ
の開孔９は、ＳｉＮ膜３、５とＰＳＧ膜４のウエットエ
ッチング時のサイドエッチング量の差により、ＰＳＧ膜
４部分の開孔幅が大きくなる。この工程で用いるエチャ
ントは、ＳｉＮ膜に比してＰＳＧ膜のエッチング量が大
ききなるものを選択する必要がある。
【００１９】ＳｉＮ膜３をマスクとして、開孔９から半
導体基板１を燐酸＋過酸化水素＋水を用いて、２０℃、
２分間のウエットエッチングを行い、リセス部１０を形
成する。続いて、全面にＴｉを２００Å、Ａｌを５５０
０Å順次蒸着し、ゲート電極金属１１を形成する（図
５）。
導体基板１を燐酸＋過酸化水素＋水を用いて、２０℃、
２分間のウエットエッチングを行い、リセス部１０を形
成する。続いて、全面にＴｉを２００Å、Ａｌを５５０
０Å順次蒸着し、ゲート電極金属１１を形成する（図
５）。
【００２０】レジスト８及びレジスト８上のゲート電極
金属１１を有機溶剤（アセトン）を用いて除去すること
により、ゲート電極１２を形成する（図６）。このゲー
ト電極１２とＰＳＧ膜４部分の開孔９の間隔が、従来の
１層のＳｉＮ膜を用いる場合に比して、広くなるので、
ソース・ゲート間、ソース・ドレイン間の寄生容量が従
来に比して小さくなる。
金属１１を有機溶剤（アセトン）を用いて除去すること
により、ゲート電極１２を形成する（図６）。このゲー
ト電極１２とＰＳＧ膜４部分の開孔９の間隔が、従来の
１層のＳｉＮ膜を用いる場合に比して、広くなるので、
ソース・ゲート間、ソース・ドレイン間の寄生容量が従
来に比して小さくなる。
【００２１】
【発明の効果】本発明方法を用いて作製された電界効果
トランジスタは、ゲート電極とＰＳＧ膜部分の開孔との
間隔が広くなり、ソース・ゲート間、ソース・ドレイン
間の寄生容量が小さくなる。
トランジスタは、ゲート電極とＰＳＧ膜部分の開孔との
間隔が広くなり、ソース・ゲート間、ソース・ドレイン
間の寄生容量が小さくなる。
【００２２】また、ゲート電極とＰＳＧ膜部分の開孔と
の間隔を広くしても、ゲート電極幅はＳｉＮ膜部分の開
孔に規定されるため、前記間隔を広く取ったからといっ
て、該ゲート電極幅が広くなることもない。
の間隔を広くしても、ゲート電極幅はＳｉＮ膜部分の開
孔に規定されるため、前記間隔を広く取ったからといっ
て、該ゲート電極幅が広くなることもない。
【図１】本発明の一実施例の工程断面図である。
【図２】本発明の一実施例の工程断面図である。
【図３】本発明の一実施例の工程断面図である。
【図４】本発明の一実施例の工程断面図である。
【図５】本発明の一実施例の工程断面図である。
【図６】本発明の一実施例の工程断面図である。
【図７】従来技術の工程断面図である。
【図８】従来技術の工程断面図である。
【図９】従来技術の工程断面図である。
【図１０】従来技術の工程断面図である。
１ 半導体基板 ２ オ−ミック電極 ３ ＳｉＮ膜 ４ ＰＳＧ膜 ５ ＳｉＮ膜 ６ ３層膜 ７ 開孔 ８ レジスト ９ 開孔 １０ リセス部 １１ ゲート電極金属 １２ ゲート電極
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板上にオ−ミック電極を形成す
る工程と、全面にシリコン系チッ化膜、ＰＳＧ膜、シリ
コン系チッ化膜から成る３層膜を形成する工程と、ゲー
ト電極形成予定部位に開孔を有するレジストを形成する
工程と、前記レジストをマスクとして前記シリコン系チ
ッ化膜に比して前記ＰＳＧ膜のエッチング量が大きくな
るエッチャントを用いたウエットエッチングにより前記
３層膜に開孔を形成する工程と、全面にゲート電極金属
を形成する工程と、前記レジスト及び該レジスト上の前
記ゲート電極金属を除去する工程とを備えたことを特徴
とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15878791A JPH0513451A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15878791A JPH0513451A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513451A true JPH0513451A (ja) | 1993-01-22 |
Family
ID=15679333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15878791A Pending JPH0513451A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2498075A2 (en) | 2011-03-10 | 2012-09-12 | Yokogawa Electric Corporation | Semiconductor device, strain gauge, pressure sensor, and method of forming semiconductor device |
-
1991
- 1991-06-28 JP JP15878791A patent/JPH0513451A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2498075A2 (en) | 2011-03-10 | 2012-09-12 | Yokogawa Electric Corporation | Semiconductor device, strain gauge, pressure sensor, and method of forming semiconductor device |
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