JPH05129599A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH05129599A JPH05129599A JP31019891A JP31019891A JPH05129599A JP H05129599 A JPH05129599 A JP H05129599A JP 31019891 A JP31019891 A JP 31019891A JP 31019891 A JP31019891 A JP 31019891A JP H05129599 A JPH05129599 A JP H05129599A
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- Japan
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- oxide film
- film
- layer
- drain
- polysilicon
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Abstract
(57)【要約】
【目的】 チャネルストップインプランテーション層に
よるＰ+ 層とソース、ドレインのＮ+ 層との接合容量を
小さくできる半導体素子の製造方法を提供することを目
的とする。 【構成】 シリコン基板１１上に酸化膜１２、ポリシリ
コン１３、窒化膜１４を順次形成して、パターン化し、
そのパターン化してない部分に厚い酸化膜１５を形成
し、酸化膜１５をマスクにしてＢ+ イオンの打ち込みを
行って、チャネルストップインプランテーション層とし
て、Ｐ+ 層１６を形成し、酸化膜１５の除去後、ゲート
酸化膜１７を生成するとともに、ゲート１８を形成後、
ソース１９、ドレイン２０を形成するようにしたもので
ある。
よるＰ+ 層とソース、ドレインのＮ+ 層との接合容量を
小さくできる半導体素子の製造方法を提供することを目
的とする。 【構成】 シリコン基板１１上に酸化膜１２、ポリシリ
コン１３、窒化膜１４を順次形成して、パターン化し、
そのパターン化してない部分に厚い酸化膜１５を形成
し、酸化膜１５をマスクにしてＢ+ イオンの打ち込みを
行って、チャネルストップインプランテーション層とし
て、Ｐ+ 層１６を形成し、酸化膜１５の除去後、ゲート
酸化膜１７を生成するとともに、ゲート１８を形成後、
ソース１９、ドレイン２０を形成するようにしたもので
ある。
Description
【０００１】
【産業上の利用分野】この発明は、高速化、高集積化を
可能とした半導体素子およびその製造方法に関するもの
である。
可能とした半導体素子およびその製造方法に関するもの
である。
【０００２】
【従来の技術】通常のＭＯＳ−ＦＥＴの製造工程中で要
点となる素子分離部分の製造工程について以下に述べ
る。
点となる素子分離部分の製造工程について以下に述べ
る。
【０００３】（１）シリコン基板に必要に応じたウエル
を形成した後、パッド酸化膜を生成する。 （２）１５００Å程度の窒化膜を生成する。 （３）フォトリソエッチングにより、フィールド部分と
なる個所の窒化膜のみを除去する。 （４）Ｎチャネルストップフォトリソ／インプランテー
ションを行い、フィールド部分となる個所にＢ+ イオン
を注入する。 （５）フィールド酸化を行う。窒化膜が除去された部分
に６０００Å程度の厚い酸化膜が形成される。 （６）窒化膜上に生成された薄い酸化膜を除去し、アク
ティブ面を形成する。この時処理時間を長くすることに
より、工程（５）のフィールド酸化膜生成時に生じた窒
化膜の端部分、窒化膜下のフィールド酸化膜からの酸化
膜侵入部分（バーズビーク）を除去する（エッチ．オ
フ）。
を形成した後、パッド酸化膜を生成する。 （２）１５００Å程度の窒化膜を生成する。 （３）フォトリソエッチングにより、フィールド部分と
なる個所の窒化膜のみを除去する。 （４）Ｎチャネルストップフォトリソ／インプランテー
ションを行い、フィールド部分となる個所にＢ+ イオン
を注入する。 （５）フィールド酸化を行う。窒化膜が除去された部分
に６０００Å程度の厚い酸化膜が形成される。 （６）窒化膜上に生成された薄い酸化膜を除去し、アク
ティブ面を形成する。この時処理時間を長くすることに
より、工程（５）のフィールド酸化膜生成時に生じた窒
化膜の端部分、窒化膜下のフィールド酸化膜からの酸化
膜侵入部分（バーズビーク）を除去する（エッチ．オ
フ）。
【０００４】以上のようにして、素子分離部分を形成
し、その後、ゲート酸化膜を生成し、ゲート形成、ソー
ス．ドレイン部のイオン注入、適切な熱処理を行い、ト
ランジスタを形成する。さらに、絶縁膜の生成、コンタ
クトホールを開口し、アルミ等により、配線層を形成す
る。
し、その後、ゲート酸化膜を生成し、ゲート形成、ソー
ス．ドレイン部のイオン注入、適切な熱処理を行い、ト
ランジスタを形成する。さらに、絶縁膜の生成、コンタ
クトホールを開口し、アルミ等により、配線層を形成す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、以上に
述べたＭＯＳ−ＦＥＴの素子分離部分の構造および製造
工程においては、チャネルストップインプランテーショ
ンを行った後、フィールド酸化膜を形成するために、長
い熱処理を行うために、注入されたイオンがアクティブ
部分にも拡散しやすい。
述べたＭＯＳ−ＦＥＴの素子分離部分の構造および製造
工程においては、チャネルストップインプランテーショ
ンを行った後、フィールド酸化膜を形成するために、長
い熱処理を行うために、注入されたイオンがアクティブ
部分にも拡散しやすい。
【０００６】さらに、バーズビークの発生に対し、エッ
チ．オフを行うため、その分フィールド部分が狭くな
り、それに伴なってチャネルストップインプランテーシ
ョンによるイオンがアクティブ部分に拡がった形状とな
る。したがって、チャネルストップインプランテーショ
ンとソース．ドレイン部分との接合容量が大きいという
問題点があった。
チ．オフを行うため、その分フィールド部分が狭くな
り、それに伴なってチャネルストップインプランテーシ
ョンによるイオンがアクティブ部分に拡がった形状とな
る。したがって、チャネルストップインプランテーショ
ンとソース．ドレイン部分との接合容量が大きいという
問題点があった。
【０００７】請求項１に記載の発明は、前記従来技術が
持っている問題点のうち、チャネルストップインプラン
テーションとソース．ドレイン部分との接合容量が大き
いという点について解決した半導体素子を提供するもの
である。
持っている問題点のうち、チャネルストップインプラン
テーションとソース．ドレイン部分との接合容量が大き
いという点について解決した半導体素子を提供するもの
である。
【０００８】請求項２に記載の発明は、注入されたイオ
ンがアクティブ部分に拡散しやすい点と、ハーズビーク
発生に対してエッチ．オフを行うために、フィールド酸
化膜が狭くなる点について解決した半導体素子の製造方
法を提供するものである。
ンがアクティブ部分に拡散しやすい点と、ハーズビーク
発生に対してエッチ．オフを行うために、フィールド酸
化膜が狭くなる点について解決した半導体素子の製造方
法を提供するものである。
【０００９】
【課題を解決するための手段】請求項１に記載の発明は
前記問題点を解決するために、半導体素子において、第
１導電型半導体基板中の第１導電型層上の酸化膜上に設
けられ、一定電位に固定された電極を設けたものであ
る。
前記問題点を解決するために、半導体素子において、第
１導電型半導体基板中の第１導電型層上の酸化膜上に設
けられ、一定電位に固定された電極を設けたものであ
る。
【００１０】また、請求項２に記載の半導体素子の製造
方法において、第１導電型半導体基板に第１の酸化膜と
ポリシリコンと窒化膜を順次形成してパターニングする
工程と、このパターニングされていない第１導電型半導
体基板の領域に厚い第２の酸化膜を形成してこれをマス
クとしてイオン打ち込みにより拡散層を形成する工程と
を導入したものである。
方法において、第１導電型半導体基板に第１の酸化膜と
ポリシリコンと窒化膜を順次形成してパターニングする
工程と、このパターニングされていない第１導電型半導
体基板の領域に厚い第２の酸化膜を形成してこれをマス
クとしてイオン打ち込みにより拡散層を形成する工程と
を導入したものである。
【００１１】
【作用】請求項１に記載の発明によれば、以上のよう
に、半導体素子を構成したので、一定電位に固定された
電極により、素子分離を行っているから、チャネルスト
ップインプランテーションにより形成される拡散層のソ
ース．ドレインへの侵入が少なくなり、ソース．ドレイ
ンへの拡散を抑制し、ソース．ドレイン接合部分の容量
を小さくするように作用し、したがって前記問題点を除
去できる。
に、半導体素子を構成したので、一定電位に固定された
電極により、素子分離を行っているから、チャネルスト
ップインプランテーションにより形成される拡散層のソ
ース．ドレインへの侵入が少なくなり、ソース．ドレイ
ンへの拡散を抑制し、ソース．ドレイン接合部分の容量
を小さくするように作用し、したがって前記問題点を除
去できる。
【００１２】また、請求項２に記載の発明によれば、半
導体素子の製造方法において、以上のような工程を導入
したので、第２の酸化膜をマスクとしてイオン打ち込み
により拡散層を形成することにより、拡散の拡がりが少
なくなり、ソース．ドレイン部分と拡散層との接合容量
を小さくし、セルフアラインによる素子分離が可能とな
り、したがって前記問題点を除去できる。
導体素子の製造方法において、以上のような工程を導入
したので、第２の酸化膜をマスクとしてイオン打ち込み
により拡散層を形成することにより、拡散の拡がりが少
なくなり、ソース．ドレイン部分と拡散層との接合容量
を小さくし、セルフアラインによる素子分離が可能とな
り、したがって前記問題点を除去できる。
【００１３】
【実施例】以下、この発明の半導体素子の製造方法の実
施例について図面に基づき説明する。図１はその一実施
例の構成を示す断面図であり、ＮチャネルＭＯＳ−ＦＥ
Ｔの構造を示している。この図１において、半導体基板
としてのシリコン基板１に形成されたフィールド部分
（図示せず）はＭＯＳ構造の形態をとっており、このＭ
ＯＳ−ＦＥＴを常にオフにすることにより、素子分離の
機能を呈するようになっている。
施例について図面に基づき説明する。図１はその一実施
例の構成を示す断面図であり、ＮチャネルＭＯＳ−ＦＥ
Ｔの構造を示している。この図１において、半導体基板
としてのシリコン基板１に形成されたフィールド部分
（図示せず）はＭＯＳ構造の形態をとっており、このＭ
ＯＳ−ＦＥＴを常にオフにすることにより、素子分離の
機能を呈するようになっている。
【００１４】この構造は従来技術に比べ、チャネルスト
ップ．インプランテーションにより形成されるＰ+ 層の
ソース・ドレインであるＮ+層への侵入が少ないので、
この部分の接合容量は小さくなる。また、バーズビーク
が形成されないため、フィールド領域を縮小することが
できる。
ップ．インプランテーションにより形成されるＰ+ 層の
ソース・ドレインであるＮ+層への侵入が少ないので、
この部分の接合容量は小さくなる。また、バーズビーク
が形成されないため、フィールド領域を縮小することが
できる。
【００１５】このシリコン基板１に酸化膜（図１では、
示されていない）を介してポリシリコン２が形成されて
おり、その上に窒化膜（これも図示せず）を形成し、こ
れらをパターン化して、パターン化されていない部分の
シリコン基板１上に熱酸化により厚い酸化膜（図１で
は、図示せず）を形成し、この厚い酸化膜をマスクにし
てＢ+ イオンの注入によりＰ+ 拡散層を形成し、チャネ
ルストップインプランテーション層３としている。
示されていない）を介してポリシリコン２が形成されて
おり、その上に窒化膜（これも図示せず）を形成し、こ
れらをパターン化して、パターン化されていない部分の
シリコン基板１上に熱酸化により厚い酸化膜（図１で
は、図示せず）を形成し、この厚い酸化膜をマスクにし
てＢ+ イオンの注入によりＰ+ 拡散層を形成し、チャネ
ルストップインプランテーション層３としている。
【００１６】前記厚い酸化膜を除去した後に、ゲート酸
化膜４を生成し、かつ、ゲート電極５を形成し、このゲ
ート電極５をマスクとしてイオンを打ち込み、シリコン
基板１にソース６、ドレイン７を形成している。なお、
９はフィールド部分であり、１０はアクティブ部分であ
る。ポリシリコン２は常に基板電位をとり、素子分離機
能を呈する。
化膜４を生成し、かつ、ゲート電極５を形成し、このゲ
ート電極５をマスクとしてイオンを打ち込み、シリコン
基板１にソース６、ドレイン７を形成している。なお、
９はフィールド部分であり、１０はアクティブ部分であ
る。ポリシリコン２は常に基板電位をとり、素子分離機
能を呈する。
【００１７】次に、図２（ａ）ないし図２（ｄ）に示す
工程断面図により、この発明の半導体素子の製造方法に
ついて説明する。この図２の実施例はＭＯＳ−ＦＥＴの
製造工程を例にして示しており、通常のＭＯＳ−ＦＥＴ
製造工程中で要点となる素子分離部分の製造工程を示し
たものである。
工程断面図により、この発明の半導体素子の製造方法に
ついて説明する。この図２の実施例はＭＯＳ−ＦＥＴの
製造工程を例にして示しており、通常のＭＯＳ−ＦＥＴ
製造工程中で要点となる素子分離部分の製造工程を示し
たものである。
【００１８】まず、図２（ａ）に示すように、ウエル形
成後のシリコン基板１１に酸化膜１２を厚さ（〜３００
Å）程度形成するとともに、ポリシリコン１３を厚さ
（〜２０００Å）程度形成し、さらに、その上に窒化膜
１４を厚さ（〜１５００Å）程度形成した後、フォトリ
ソ、エッチングにより、フィールド部分になる個所を残
して除去する。
成後のシリコン基板１１に酸化膜１２を厚さ（〜３００
Å）程度形成するとともに、ポリシリコン１３を厚さ
（〜２０００Å）程度形成し、さらに、その上に窒化膜
１４を厚さ（〜１５００Å）程度形成した後、フォトリ
ソ、エッチングにより、フィールド部分になる個所を残
して除去する。
【００１９】次に、図２（ｂ）に示すように、Ｏ2 のウ
ェット雰囲気中で１０００℃で酸化膜１５を約５０００
Å程度の厚さに形成する。その後、図２（ａ）で生成し
たフィールド部分に残されていた窒化膜１４を除去し、
５０００Åの酸化膜１５をマスクとしてＮチャネルスト
ップインプランテーションとしてＢ+ を１００KeV 、
２．０×１０13／cm2 程度イオン注入し、Ｐ+ 層１６
（拡散層）を形成する。
ェット雰囲気中で１０００℃で酸化膜１５を約５０００
Å程度の厚さに形成する。その後、図２（ａ）で生成し
たフィールド部分に残されていた窒化膜１４を除去し、
５０００Åの酸化膜１５をマスクとしてＮチャネルスト
ップインプランテーションとしてＢ+ を１００KeV 、
２．０×１０13／cm2 程度イオン注入し、Ｐ+ 層１６
（拡散層）を形成する。
【００２０】次に、図２（ｃ）に示すように、前記酸化
膜１５をフッ酸中で除去し、図２（ｄ）に示す工程に処
理を移し、この図２（ｄ）から明らかなように、全面に
ゲート酸化膜１７を生成し、その後、従来技術と同様に
ゲート１８、ソース１９、ドレイン２０を形成し、さら
に、絶縁膜（図示せず）を生成し、この絶縁膜にコンタ
クトホールの開口を行い（図示しない）、アルミ等によ
り、配線層（これも図示せず）を形成する。なお、図２
（ｄ）の２１，２２はアクティブ部、２３はフィールド
部である。
膜１５をフッ酸中で除去し、図２（ｄ）に示す工程に処
理を移し、この図２（ｄ）から明らかなように、全面に
ゲート酸化膜１７を生成し、その後、従来技術と同様に
ゲート１８、ソース１９、ドレイン２０を形成し、さら
に、絶縁膜（図示せず）を生成し、この絶縁膜にコンタ
クトホールの開口を行い（図示しない）、アルミ等によ
り、配線層（これも図示せず）を形成する。なお、図２
（ｄ）の２１，２２はアクティブ部、２３はフィールド
部である。
【００２１】このようにして、形成された前記ポリシリ
コン１３はシリコン基板１１と導通をとり、常に基板電
位となるように設定する。したがって、このポリシリコ
ン１３により、素子分離の機能を呈する。
コン１３はシリコン基板１１と導通をとり、常に基板電
位となるように設定する。したがって、このポリシリコ
ン１３により、素子分離の機能を呈する。
【００２２】また、図２（ｂ）の工程で形成した酸化膜
１５を生成した後、Ｐ+ 層１６によるチャネルストップ
インプランテーションを行うため、従来技術の製造工程
に比較してＰ+ 層１６の拡散は少ない。
１５を生成した後、Ｐ+ 層１６によるチャネルストップ
インプランテーションを行うため、従来技術の製造工程
に比較してＰ+ 層１６の拡散は少ない。
【００２３】さらに、5000Åの酸化膜１５は全面除去す
るため、バーズビークもなくなり、エッチ、オフも必要
なくなり、Ｐ+ 層１６はソース１９、ドレイン２０のＮ
+ 層には拡がらない。したがって、この部分の接合容量
が小さくなる。
るため、バーズビークもなくなり、エッチ、オフも必要
なくなり、Ｐ+ 層１６はソース１９、ドレイン２０のＮ
+ 層には拡がらない。したがって、この部分の接合容量
が小さくなる。
【００２４】
【発明の効果】以上詳細に説明したように、請求項１に
記載の発明によれば、一定電位に固定された電極によ
り、素子分離を行っているから、チャネルストップイン
プランテーションにより発生するソース、ドレイン部分
との接合容量を小さくすることができる。
記載の発明によれば、一定電位に固定された電極によ
り、素子分離を行っているから、チャネルストップイン
プランテーションにより発生するソース、ドレイン部分
との接合容量を小さくすることができる。
【００２５】また、請求項２に記載の発明によれば、厚
い第２の酸化膜をマスクとしてイオン打ち込みにより、
チャネルストップインプランテーション層による拡散層
を形成するようにしたので、Ｐ+ 層とソース、ドレイン
のＮ+ 層との接合容量が小さく、高速化、高集積化が可
能なＭＯＳ−ＦＥＴを製造することができる。
い第２の酸化膜をマスクとしてイオン打ち込みにより、
チャネルストップインプランテーション層による拡散層
を形成するようにしたので、Ｐ+ 層とソース、ドレイン
のＮ+ 層との接合容量が小さく、高速化、高集積化が可
能なＭＯＳ−ＦＥＴを製造することができる。
【図１】この発明の半導体素子の一実施例の構成を示す
断面図。
断面図。
【図２】この発明の半導体素子の製造方法の工程断面
図。
図。
１ シリコン基板 ２ ポリシリコン ３ チャネルストップインプランテーション層 ４ ゲート酸化膜 ５ ゲート電極 ６ ソース ７ ドレイン ９ フィールド部 １０ アクティブ部 １１ シリコン基板 １２ 酸化膜 １３ ポリシリコン １４ 窒化膜 １５ 酸化膜 １６ Ｐ+ 層 １７ ゲート酸化膜 １８ ゲート １９ ソース ２０ ドレイン
Claims (2)
- 【請求項１】 第１導電型半導体基板中に設けられた第
１導電型層と、 この第１導電型層の上に設けられた酸化膜と、 この酸化膜上に設けられて一定電位に固定されて素子分
離を行う電極と、 よりなる半導体素子。 - 【請求項２】 第１導電型半導体基板中に第１の酸化膜
を形成する工程と、 前記第１の酸化膜上にポリシリコンおよび窒化膜を順次
形成する工程と、 前記第１の酸化膜と前記ポリシリコンおよび窒化膜をパ
ターニングする工程と、 このパターニングにより形成された前記第１導電型半導
体基板上に前記第１の酸化膜と前記ポリシリコンおよび
窒化膜が存在しない領域に酸化により、厚い第２の酸化
膜を形成する工程と、 この第２の酸化膜をマスクとしてイオン打ち込みにより
拡散層を形成した後にこの第２の酸化膜を除去する工程
と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31019891A JPH05129599A (ja) | 1991-10-30 | 1991-10-30 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31019891A JPH05129599A (ja) | 1991-10-30 | 1991-10-30 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129599A true JPH05129599A (ja) | 1993-05-25 |
Family
ID=18002358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31019891A Pending JPH05129599A (ja) | 1991-10-30 | 1991-10-30 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129599A (ja) |
-
1991
- 1991-10-30 JP JP31019891A patent/JPH05129599A/ja active Pending
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